Многоканальное буферное запоминающее устройство

 

Союз Советскик

Социалистических

Респубпии

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. саид-ву (22) Заявлено 1 3. 06. 80 (21) 2940823/18-24 (51)М. Кл.

С 11 С 9/00 с присоединением заявки,яе

3Ьеударстеаилый кенитет

СССР ав делан изебретеник и етерытвй (23)Приоритет

Онублнковано 07.02.82. Бюллетень М 5

Дата ояубликовання описания 09. 02.82

{53) УДК 681.327 (088.8) В.И. Сбытов, Л.А. Переслегин, В.А. Марков, Г.И.Тузлуков, В.И. Моисеев, Л;А. Концевой, Е.В. Румянцев (72) Авторы изобретения (71) Заявитель

1 (54) МНОГОКАНАЛЬНОЕ БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО

Изобретение относится к запоминающим устройствам и может быть использовано в системах сбора, регистрации и обработки информации в качестве многбканального унифицированного буферного запоминающего устройства.Известно запоминающее устройство, содержащее блоки оперативной памяти, каждый из которых имеет блок местного управления, входы приема кода адреса, кода числа и запроса, накопи-

10 тель и выходной коммутатор, входами соединенный с выходами накопителя, а выходами - с выходными кодовыми шинами числа (1) .

Недостаток устройства - невозможность перераспределения оперативной памяти между каналами, а следовательно ее неэффективное использование в тех случаях, когда загрузка каналов, т.е. обьем информации в каналах меняется.

Наиболее близким техническим решением к предлагаемому является одно2 канальное буферное запоминающее уст-ройство, содержащее блок оперативной, памяти, информационные входы и выходы которого через элементы И подключены: соответственно к выходам и входам входного и выходного регистров, счетчики адресов записи и считывания, соединенные с блоком управления, деаифратор адреса, подключенный к блоку оперативной памяти, генератор импульсов, выходы которого подключен к блоку управления, элементы ИЛИ по числу. разрядов счетчиков, элементы И, информационные входы которых подключены к выходам соответствующих счетчиков, управляющие входы - к блоку управления, а выходы - к входам соответствующих элементов ИЛИ, выходы которых соединены с входами дешифратора адреса (23 .

Однако устройство не позволяет выборочно принимать информацию в one ративную память и, если его сделать многоканальным, не рассчитано на ne 903971 рераспределение оперативной памяти между каналами, так как в нем отсутствуют такие устройства, как приоритетные блоки записи и считывания, счетчик принимаемых слов, перепрограммируемое постоянное запоминающее устройство, блоки сравнения или им подобные, т.е. такие, отсутствие которых ограничивает функциональные возможности устройства и не позволяет эффективно использовать емкость оперативной памяти в многоканальном запоминающем устройстве.

Цель изобретения — повышение эффективной емкости устройства.

Поставленная цель достигается тем, что в устройство, содержащее генератор импульсов, блок оперативной памяти, информационные выходы которого подключены ко входам выходного регистра, блоки приема информации по числу каналов, причем каждый из блоков приема информации содержит блок управления, счетчики адресов записи и считывания, соединенные с блоком управления, входной регистр,при этом первые выходы входных регистров, информационные выходы счетчиков адресов записи и считывания соединены соответственно с информационными входами элементов И первой, второй и третьей групп,. адресные входы накопителя соединены с выходами элементов ИЛИ первой группы, входы которых подключены к выходам элементов И второй и третьей групп, введены вторая группа элементов ИЛИ и дешифраторы каналов, а в каждый из блоков приема информации введены счетчик принимаемых слов, два программируемых постоянных запоминающих блока, три схемы сравнения, причем информационные входы блока оперативной памяти соединены с выходами элементов ИЛИ второй группы, входы которых подключены к выходам элементов И первой группы, управляющие входы элементов И первой и второй групп подключены к соответствующим выходам первого дешифратора каналов, один из входов которого соединен с первым выходом генератора импульсов, а другие входы подключены к первым выходам блоков.управления, один из входов вторб.го дешифратора каналов подключен ко второму выходу генератора импульсов, другие входы соединены со вторыми выходами блоков управления, один из выходов второго дешифратора каналов подключен к управляющему входу выход-5

10 !

55 ного регистра, другие выходы соединены соответственно с управляющими входами элементов И третьей группы и с первыми входами блоков управления, в каждом блоке приема информации вторые, третьи, четвертые и пятые входы блока управления подключены сост ветственно ко вторым выходам входного регистра и выходам схем сравнения, а третьи, четвертые и пятые выходы - к первому входу счетчика принимаемых слов и входам программируемых блоков постоянной памяти, вход счетчика принимаемых слов подключен к третьему выходу входного регистра, а выход — к первому входу первой схемы сравнения, второй вход которой подключен к выходу первого программируемого блока постоянной памяти, выходы второго программируемого блока постоянной памяти подключены соответственно к первым входам второй и третьей схем сравнения и входам счетчиков адресов записи и считывания, выходы которых соединены соответственно со вторыми входами второй и третьей схем сравнения.

На фиг. 1 изображена структурная схема предлагаемого устройства; на фиг. 2 — временные диаграммы, поясняющие работу генератора импульсов; на фиг. 3 — временные диаграммы, поясняющие работу устройства(при числе каналов и = 4).

Многоканальное буферное запоминающее устройство содержит генератор 1 импульсов, блок 2 оперативной памяти, первый 3 и второй 4 дешифраторы каналов, выходной регистр 5, и блоков 6 приема информации, первую 7 и вторую 8 группы элементов ИЛИ, состоящие соответственно из к и w элементов ИЛИ, первую группу ии элементов И 9, вторую 10 и третью 11 группы ик элементов И. Каждый из блоков 6 содержит блок 12 управления, входной регистр 13, счетчик .14 принимаемых слов, счетчик 15 адресов записи и счетчик 16 считывания, первый 17 и второй 18 программируемые постоянные запоминаю.щие блоки, первую 19, вторую 20 и третью 21 схемы сравнения.

Информационные входы блока 2 соединены с выходами элементов ИЛИ 8, входы которых подключены к выходам элементов И 9. Управляющие входы элементов И 9 и 10 подключены к соответствующим выходам дешифратора 3, один из входов которого соединен с первым

903971 6

6, «т, -7y + +a ZT

50 время обращения к блоку 2. оперативной памяти; максимальное время срабатывания всех управляющих схем; период записи одного слова . 55 в блок 2 оперативнои памяти; период считывания одного слова из блока 2 оперативной памяти. где (Езсвт

%ugxвыходом генератора 1, а другие входы подключены к первым выходам блоков 12.

Один из входов дешифратора 4 подключен ко второму выходу генератора 1 другие входы соединены со вторыми вы- 5 ходами блоков 12. Один иэ выходов дешифратора 4 подключен к управляющему входу регистра 5; другие выходы соединены соответственно с управляющими входами элементов И 11 и первыми 10 входами блоков 12. В каждом блоке 6 первые выходы регистров 13 соединены с информационными входами элементов 11 9, вторые, третьи, четвертые и пятые входы блока 12 подключены сост- 15 ветственно ко вторым выходам регистра 13 и выходам схем 19-21 сравнения, а третьи, .четвертые и пятые выходык первому входу счетчика 14 и входам локов 17 и 18, вход счетчика 14 под 20 лючен к третьему выходу регистра 13, а выход - к первому входу схемы 19 сравнения, второй вход которой подключен к выходу блока 17, выходы блока 18 подключены соответственно к первым входам схем 20 и 21 сравнения и входам счетчиков 15 и 16, выходы которых соединены соответственно со вторыми входами схем 20 и 21 сравнения. 30

Устройство работает следующим об разом.

Генератор импульсов 1 непрерывно вырабатывает две импульсные последовательности с равныни частотами F< и F> (F< = Рг - ), но разнесен

1 ными по времени (фйг. 2) . Импульсная последовательность F< поступает на дешифратор 3, где синхронизирует запись слов в блок 2 оперативной памя- 40 ти, а Р - в дешифратор 4, где синхронизирует считывание слов из бло" ка 2 оперативной памяти.

Для нормальной работы устройства должны выполняться следующие условия: 5

Е, „т,-т.,-2т

Таким образом, эа счет разнесения импульсных последовательностей и

F и выполнения вышеприведенных условий операции запись в блок 2 оперативной памяти и считывание из него совмещены (фиг. 3).

Перед началом работы в первый блок 17 всех блоков 6, которые будут задействованы, записываются номера (коды) слов, подлежащих регистрации или, если слова, подлежащие регистрации, расположены подряд, номер первого и последнего слова, а в блоке 12 управления устанавливается соответствующий режим работы.

Вся оперативная память разбивается на эоны. Для каждого канала отводится зона величиной 2 М ячеек (где Н - число слов, поступающих по

i-му каналу). В блок 18 записывается номер первой ячейки зоны, двух средних и последней. Например, пусть

М = 60 и для данного канала отводятся ячейки с номера 101 по 220 блока 2 оперативной памяти. В этом слу чае в блок 18 записываются номера ячеек 101, 160, 161 и 220. Ячейки с номера 101 по 160 будем называть первой половиной эоны, причем ячейка 101 — первая, а. 160 — последняя данной половины зоны. Ячейки с номера 161 по 220 будем называть второй половиной зоны, причем ячейка 161 первая, а 220 — последняя второй половины зоны, отведенной для данного канала.

Рассмотрим работу одного канала, так как остальные работают аналогично.

По каждому импульсу начала обмена (ИНО), поступающему с регистра 13, блок 12 управления канала устанавливает в "О" счетчик 14 принимаемых слов, а из блока 17 подает на схему 19 сравнения номер первого слова, подлежащего записи в память (или слова, с которого надо начать запись) .

По мере поступления информации счетчик 14 последовательно изменяет свои состояния по сигналам, поступающим с регистра 13. При совпадении номеров слов (кодов), поступивших на схему 19 сравнения из блока 17 и со счетчика 14, в блок 12 управления подается сигнал о необходимости записи в память данного слова

При поступлении в регистр 13 следующего слова блок 12 управления подает на вход схемы 19 сравнения иэ

903971 блока 17 номер следующего слова, под лежащего регистрации и т.д. до следующего ИНО (или до совпадения с номером последнего слова, подлежащего регистрации) . Таким образом в каждом 5 блоке 6 происходит селекция поступающей; на запись информации в соответствии с заданной в блоке 17 программой;

Запись информации в блок 2 оперативной памяти осуществляется следующим образом.

По нечетным ИНО в счетчик 15 из блока 18 записывается номер (код адреса) первой ячейки первой половины зоны памяти, отведенной для данного канала, а по четным ИНО в счетчик 15 из блока 18 записывается номер (код адреса) первой ячейки второй половины эоны памяти.

При поступлении в блок 12 управле- 20 ния со схемы 19 сравнения сигнала о необходимости записи в память слова, блок 12 управления дает заявку на запись в дешифратор 3. В,соответствии с приоритетом дешифратор 3 выдает >5 сигнал разрешения записи на один из его выходов, соответствующий данному каналу. Сигнал разрешения открывает соответствующие к элементов И 10, разрешая поступление кода адреса запи- 30 си с выходов счетчика 1 через эле менты ИЛИ 7 на адресные входы блоka 2 оперативной памяти. Одновремен-1 но этот же сигнал разрешения открывает элементы И 9, разрешая поступление) информации с информационных входов регистра 13 через элементы ИЛИ 8 на вход блока 2 оперативной памяти.

После записи очередного слова в счетчик 1g адреса записи каждый раз добавляется единица.

После записи первого слова в одну из половин зоны при нечетном ИНО из блока 18 на первый вход схемы 20 сравнения подается нЬмер последней ячейки первой половины зоны, а при четном ИНО из блока 18 на вход схемы 20 сравнения подается номер последней ячейки второй половины зоны.

На второй вход схемы 20 сравнения подается код с выхода счетчика 15.

При выработке сигнала сравнения схемой 20 сравнения остается свободной одна последняя ячейка соответствующей половины эоны и, следовательно, 55 может быть записано только одно слово информации. Если и после этого .в блок 2 управления со схемы 19 срав.нения поступает сигнал о необходимости записи очередного слова, блок 12 управления вырабатывает сигнал переполнения, а запись в блок 2 не про- изводится °

Таким образом, схема 20 сравнения служит для защиты второй половины зоны и зон, отведенных другим каналам при сбоях счетчиков 14; счетчиков 15 и для обнаружения ошибок в программах, когда эоны заданы неверно (перекрываются}.

После заполнения информацией соответствующей половины зоны памяти она ставится в очередь на считывание.

Считывание информации иэ блока 2 оперативной памяти происходит следующим образом..

По нечетным ИНО в счетчик 16 из блока 18 записывается номер (код адреса) первой ячейки, а на схему 21 сравнения подается номер последней ячейки второй половины зоны памяти, отведенной для данного канала, а по четным ИНО в счетчик 16 из блока 18 записывается номер (код адреса) первой ячейки, а на схему 21 сравнения подается номер последней ячейки первой половины зоны памяти.

В соответствии с приоритетом данного канала дешифратор 4 разрешает поступление сигналов считывания йо одному из его и выходов в соответствующий блок 12 управления и далее на счетчик 16 считывания, который последовательно изменяет свои состояия. Сигнал разрешения, задержанный тносительно первого на время, необходимое для срабатывания счетчика адреса считывания, по одному из и других выходов дешифратор 4 поступает на соответствующие элементы И 11 и разрешает поступление кода адреса считывания с выходов счетчика 16 через элементы ИЛИ 7 на адресные входы блока 2 оперативной памяти. Одновременно с отдельного выхода дешифратора 4 поступают импульсы записи на управляющий вход выходного регистра 5, Считывание продолжается до выработки .сигнала схемой 21 сравнения, на входы которого поступают номер последней ячейки соответствующей половины зоны памяти иэ блока 18 и код с выхода счетчика 16..

Использование предлагаемого устройства, как унифицированного в системах сбора, регистрации и обработки информации с различным объемом инфор9039

9 мации в каждом канале, но с заданной максимальной пропускной способностью на выходе, исключает затраты на разработку новых устройств и позволяет заменить несколько устройств (по числу каналов) одним.

Формула изобретения

Многоканальное буФерное запоминающее устройство, содержащее генератор импульсов, блок оперативной памяти, информационные выходы которого под- ключены ко входам выходного регистра, блоки приема информации по числу каналов, причем каждый из блоков приема информации содержит блок управления, счетчики адресов записи и считывания, соединенные с блоком управления, входной регистр, при этом первые выходы входных регистров,. информационные выходы счетчиков адресов записи. и считывания соединены соответственно с информационными входами эле ментов И первой, второй и третьей групп, адресные входы накопителя соединены с выходами элементов HJN первой группы, входы которых подключены к выходам элементов И второй и третьей групп, о т л и ч а ю щ е в с я тем, что, с целью повышения эффективной емкости устройства, оно содержит вторую группу элементов ИЛИ и дешифраторы каналов, а в каждый из блоков приема информации введены счетчик принимаемых слов, два программируемых постоянных запоминающих блока, три схемы сравнения, причем информационные входы блока оперативной памяти соединены с выходами элементов ИЛИ второй группы, входы которых подключены к выходам элементов И первой группы, управляющие входы элементов И первой и второй групп подключены к соответствующим выходам первого де7l 10 шифратора каналов, один из входов которого соединен с первым выходом генератора импульсов, а другие входы подключены к первым выходам блоков управления, один из входов второго дешифратора каналов подключен ко второму выходу генератора импульсов, другие входы соединены со вторыми выходами блоков управления, один из выходов второго дешифратора каналов подключен- к управляющему входу выходного регистра, другие выходы соединены соответственно с управляющими входами элементов И третьей группы и с первыми входами блоков управления, в каждом блоке приема информа-, ции вторые, третьи, четвертые и пятые входы блока управления подключены соответственно ко вторым выходам входного регистра и выходам схем сравнения, а третьи, четвертые и. пятые выходы - к первому входу счетчика принимаемых слов и входам программируемых блоков постоянной памяти, вход счетчика принимаемых слов подключен к третьему выходу входного регистра, а выход - к первому входу первой схемы сравнения, второй вход которой подключен к выходу первого программируемого блока постоянной памяти, выходы второго программируемого блока постоянной памяти подключены соответственно к первым входам второй и третьей схем сравнения и входам счетчиков адресов записи и считывания, выходы которых соединены соответственно со вторыми входами второй и третьей схем сравнения.

Источники информации, принятые во внимание при экспертизе

3. Шигин А.Г., Дерюгин А.А. Цифровые вычислительные машины (память

All) . М., "Энергия". l975, с. 495.

2. Авторское свидетельство СССР я. 515154, кл. 6 ll С 9/00,- l976 (прототип);

903971

С ита!ЗЫмис

Составитель В. Рудаков

Редактер С. 10ско Техред Ж. Кастелевич КорректорГ Огар

Заказ 133/35 Тираж 623 Подписное

ВНИИХИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва Ж-35 Раушская наб., д. 4/g

Филиал ППП "Патент", г. Ужгород, ул. Проектная,