Делитель частоты импульсов на n-1/2

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (б1) Дополнительное к авт. свид-sy(22) Заявлено 120380 (21) 2891309/18-21 ($1) M. Hn. с присоединением заявки МоH 03 К 23/02

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет (ЩУДК б21 ° 374.32 (088 ° 8) Опубликовано 070382. Бюллетень Hо 9

Дата опубликования описания 070382 (72) Авторы изобретения

В .Е. Коренфельд и Т.В. Коновалова (71) Заявитель (54) ДЕЛИТЕЛЬ ЧАСТОТЫ ИМПУЛЬСОВ HA N-1/2

Изобретение относится к радиотехнике и может быть использовано для деления входной частоты импульсов на N-1/2(где N - целое число).

Известен делитель частоты на 3,5, содержащий три разряда, каждый иэ которых состоит из триггера памяти, элемента И-НЕ и коммутационного трйггера. В данном устройстве выходные импульсы формируются через равные промежутки времени, т.е. каждым 3,5 периодам входной частоты соответствует один выходной импульс {1).

Недостатком данного устройства является то, что он обеспечивает лишь один коэффициент деления К=3,5.

Наиболее близок к предлагаемому делитель частоты, содержащнй счетчик на N, выход которого соединен со счетным входом триггера, выход которого подключен к первому входу элемента а ИСКЛЮЧАЮЩЕЕ ИЛИ, на второй вход которого поданы импульсы входной частоты,,а выход которого соединен со счетным входом счетчика на N (2).

Недостаток известного устройстванизкое быстродействие вследствие необходимости по алгоритму работы срабатывания счетчика в определенные промежутки времени (когда меняется

Фаза импульсов, поступающих на вход счетчика на N) дважды эа период, что эквивалентно увеличению частоты входных импульсов в эти промежутки времени в два раза.

Цель изобретения — повышение быстродействия путем запрета срабатывания счетчика в промежутках времени, когда меняется .Фаза импульсов на входе счетчика на N.

Поставленная цель достигается тем, что делитель частоты импульсов на

N-1/2, содержащий последовательно

) .соединенные элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, счетчик на N дешифратор (N-2)-го. состояния, и Т-триггер, выход которого подключен к первому входу эле20 мента ИСКЛОЧАЮЩЕЕ ИЛИ. Второй вход которого соединен со входной шиной, введены D-триггер и устройство синхронизации, синхровход которого соединен со входнои шинои, вход сразнения подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а входы управления соединены с выходами Соответствующих разрядов счетчика íà N, выход устройства синхронизации соединен с синхровходом D-триггера, 0-вход которого подключен к выходу счетчика

9) 174Î на N, а выход соединен с шиной сброса счетчика на N.

Кроме того, устройство синхронизации состоит из элемента И, Т-триггера, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемента HE и дешифратора, выход которого подключен к первому входу элемента И, последовательно соединенного с Т-триггером, выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ „ выход которого че- lO рез элемент HE соединен со вторым входом элемента И и является выходом устройства синхронизации, причем третий вход элемента И и второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ являются входом сравнения и синхровходом устройства синхронизации соответственно а входы дешифратора - входами управления.

На чертеже представлена схема делителя частоты импульсов на N-1/2, Предлагаемое устройство содержит счетчик 1 на N, дешифратор 2(N-2)го состояния, T-триггер 3, выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4, устройство

5 синхронизации, D-триггер б. Устройство 5 синхронизации состоит из дешифратора 7, элемента И 8, Т-триггера 9, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10 и элемента НЕ 11. 30

Устройство работает следуюыим образом.

Импульсы входной частоты поступают через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 на счетный вход счетчика 1, В момент 35 прихода N-2 импульса срабатывает дешифратор 2, настроенный на состояние счетчика N-2, выходной сигнал которого подается на D-вход D-триггера 6, подготавливая его к срабаты- 4() ванию. С приходом (N-1)-го входного импульса срабатывает D-триггер 6, выходной импульс которого сбрасывает в состояние 0 счетчик 1, тем самым фоРмиРуя заданный фРонт выходно- 45

ro импульса дешифратора 2, по которому срабатывает Т-триггер 3. Выходной сигнал Т-триггера 3 меняет фазу последовательности импульсов на счетном входе счетчика 1, Вследствие временных задержек срабатывания Ттриггера 3 и элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 4 появляется короткий импульс.

В момент появления короткого импульса на счетном входе счетчика 1 íà N„ на его шине сброс присутствует импульс с выхода D-триггера 6 длительностью, равной периоду входной частоты, который устанавливает все разряды счетчика íà N в состояние 0 .

В результате смены фазы импуль- 60 сов на счетном входе счетчика íà N срабатывание триггера младшего разряда в следующем цикле счета начинается на 1/2 периода импульсов входной частоты раньше по сравнению с тем случаем, когда фаза входных импульсов не изменяется. Соответственно на это же время сокращается и цикл счета. Лоэтому коэффициент деления предлагаемого устройства становится равным И-L/2(где И-целое число), Для обеспечения работы устройства по вышеописанному алгоритму необходимо, so-первых, чтобы Фаза импульсов «а синхровходе D-триггера 6 во время следования (N-1)-го периода импульсов входной частоты не изменялась, во вторых, требуется, чтобы к моменту поступления (И-1)-ro импульса входной частоты следующего цикла счета Фазы импульсов на счетном входе счетчика 1 на N и синхровходе

D-триггера 6 совпадали. Для удовлетворения обоих требований синхронизация D-триггера осуществляется от устройства 5 синхронизации. Дешифратор 7 устройства 5 синхронизации настроен на число, соответствующее состоянию разрядов двоичного счетчика 1 примерно в середине цикла счета. Импульс длительностью, равной одному периоду частоты входных импульсов, с выхода дешифратора 7 подается на первый вход элемента 8 И. На второй вход элемента 8 И через элемент 11 НЕ поступают сигналы с выхода элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 10, а на третий вход, являющийся входом сравнения устройства 5 синхронизации, с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4.

В момент совпадения всех трех импульсов на выходе элемента И 8 появляется импульс, переворачивающий

Т-триггер 9 и тем самым изменяющий фазу входных импульсов на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10 и на синхровходе D-триггера б. В случае несовпадения фаз импульсов на втором и третьем входах элемента И 8 во время появления импульса с выхода дешифратора 7 на его первом входе, что возможно в первом цикле счета после подачи питающего напряжения на устройство, импульс на выходе элемента

8 И не появляется и Т-триггер 9 сохраняет прежнее состояние, не меняя фазу импульсов на выходе элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 10 и синхровходе

D-триггера 6.

Таким образом обеспечивается неизменность фазы синхроимпульсов на

D-триггере б во время следования (N-1)-го импульса и совпадение фазы синхроимпульсов D-триггера б с фазой импульсов, поступающих на счетный вход счетчика 1 на М до прихода (N-1)-го входного импульса.

По алгоритму работы схемы известного устройства необходимо, чтобы триггер младшего разряда счетчика на N за тот период следования импульсов на его счетном входе, где меня911740 ется фаза входного сигнала и поэтому присутствует короткий импульс, срабатывал дважды.

В предлагаемом устройстве триггер младшего разряда счетчика на И ив переключается дважды за Тот период следования импульсов на его счетном входе, где меняется фаза входного сигнала и поэтому присутствует короткий импульс, как это происходит, в известном устройстве, что позволя- 10 ет увеличить частоту входных импульсов устройства в два раза.

Формула изобретения 15

1. Делитель частоты импульсов на

N-1/2, содержащий последовательно соединенные элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, счетчик на N, дешифратор (N-2)-го состояния и T-триггер, выход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен со входной шиной, отличающийся тем, что, с целью повышения быстродействия, в него введены D-триггер и устройство синхронизации, синхровход которого соединен со входной шиной,.вход сравнения подключен к выходу элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, а входы управления соединены с выходами соответствующих разрядов счетчика íà N, выход устрОйства синхронизации соединен с синхровходом D-триггера, D-вход которого подключен к выходу счетчика на N, а выход соединен с шиной сброса счетчика на N.

2. Делитель по и. 1, о т л и ч аю шийся тем, что устройство синхронизации состоит из элемента И, Т-триггера, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемента НЕ и дешифратора, выход которого подключен к первому входу элемента И, последовательно соединенного с Т-триггером, выход которого подключен к первому входу элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ„ выход которого через элемент НЕ соединен со вторым входом элемента И и является выходом устройства синхронизации, причем третий вход элемента И и второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ являются входом сравнения и синхровходом устройства синхронизации соответственно, а входы дешифратора — входами управления.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 539382,, кл. НАВОЗ К 23/02 1974 ° .2. Тунг-сун Тунг. Недорогой дели- . тель частоты. Электроника, 1978, 9 2(том 51), с. 56-57 (прототип) .

911 740

Составитель Л. Левченко

Техред Е. Харитончик Корректор Л. Бокшан

Редактор Л, Пчелинская

Заказ 1149/51 филиал IIIIII Патент, r. Ужгород, ул. Проектная, 4

Тираж 954 Подпи сиое

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5