Устройство для тестового контроля цифровых узлов

 

ОП ИСАНИЕ

И ЗОВРЕТЕ Н Иэе

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< >918949

Союз Советсиии

Социалистических

Республик (6l ) Дополнительное к авт. саид-ву (22) Заявлено 30.06.80 (23) 2980618/18-24 (53)M. Кл. с присоединением заявки №

Gj 06 F 11/14

Веударстееииый кеиитет

СССР по делам изебретеиий и открытий (23)ПриоритетОпубликовано07.04.82. Бюллетень № 13 (53) УД К 681.326. .7 (088.8) Дата опубликования описания07.04,82

J (54) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ

Изобретение относится к контрольноизмерительной технике и может быть использовано при-работе систем для тестового контроля цифровых узлов электронной аппаратуры.

Известно устройство для контроля электрических цепей (1

В этом устройстве дпя выбора нужно

ro вывода и подключения его к измерительному . устройству из блока ввода и управления в регистр адреса заносится . непосредственный адрес вывода, который воздействует на распределитель и через блок переключений подается сигнал на включение соответствуюшего реле. В этом случае для хранения каждого иэ адресов, соответствующих и выводам устройства контроля, необходимо иметь и ячеек по (8og

Наиболее близким по технической суш ности к предлагаемому является устройство для тестового контроля цифровых узлов цифровой вычислительной машины, содержащее блок памяти, регистр управления, регистр тестов, формирователь, схему сравнения, дешифратор, индикатор и блок опорных напряжений (2).

B этом устройстве применена позиционная формула управления состоянием т0 каналов, при которой в каждый иэ тт каналов, соответствующих и выводам уст ройства для подключения объекта конт роля, для каждого тестового набора по15: дается по одному биту информации о состоянии канала (1 ипи "0"), таким образом, для хранения одного тестового набора необходимо иметь и бит памяти.

Такая форма управления состоянием каналов нерациональна в тех случаях, коп,да один тестовый набор отличается от другого лишь в одном ипи нескольких разрядах, а большинство разрядов .не изменяют своего состояния.

49 дине ны соответственно со входом блока памяти, с первым входом пятого элемента И, выход которого соединен с синхро низационным входом триггера приема теста, первый выход дешифратора соединен со вторыми входами второго и пятого элементов И, нулевой выход триггера при ема теста соединен со вторым входом третьего элемента И, Выход которого соединен со вторым входом элемента ИЛИ, оставшиеся выходы дешифратора образуют первую группу выходов устройства, второй, четвертый, пятый, шестой, седьмой и девятый выходы блока управпения образуют вторую группу выходов устройства.

Кроме того, блок управления содержит регистр, пять дешифраторов, первый и второй триггеры, элемент И, первое и второе кипп-репе и группу элементов И причем первый вход блока соединен с ин- формационным входом регистра, выходы которого соединены со входами дешифраторов, выход первого дешифратора соединен со входом первого кипп-реле, с первым входом элемента И и является вторым выходом блока, выходы второго и третьего дешифраторов соединены соответственно с Б и R входами первого триггера, единичный и нулевой выходы которого являются соответственно девя тым и четвертым Выходами блока управления, выходы четвертого и пятого дешифраторов соединены соответственно с

5 и R в хxоoIдIIаIмMи H в тTоoрpоoIг о o тTрpиHIг Iг еeр а, единичный и нулевой выходы которого являются соответственно седьмым и пятым выходами блока, второй вход блока соединен со вторым входом элемента И,вь ход которого соединен со входом вторсмго кипп-репе, выход второго кипп-реле соединен с восьмым выходом блока, нулевой выход К-го разряда регистра соединен с первыми входами всех элементов ,И, единичные выходы всех остальных раз рядов регистра соединены со вторыми входами соответствующих элементов И группы, ВыхОды ЕОторых являются шестым выходом блока, выход первого киппреле является третьим выходом блока.

На фиг. 1 изображено устройство дпя тестового контроля цифровых узлов; на фиг. 2 - блок управления.

Устройство содержит блок 1 памяти, предназначенный для хранения тестовой программы, блок 2 управления через информационный выход 3 которого инфор мация из блока 1 передается в регистр

4 непосредственного адреса. Выходы ре

3 9189

ILem изобретения - уменьшение объема оборудования, необходимого для хранения тестовых программ.

Поставленная цель достигается тем, чтО В устройстВО для тестОВОгО кОнтроля 5 цифровых узлов, содержащее блок памямти, блок управления, счетчик адресов, дешифратор, схему сравнения, формирователь тестового воздействия, триггер маски, триггер приема теста, блок индика- 1О ции, блок опорных напряжений и первый элемент. И, причем выход блока памяти соединен с первым входом блока управления, первый выход которого соединен с первым входом первого элемента И, выход первого элемента И соединен со ! счетным входом счетчика, выход которого соединен со входом дешифратора, втброй выход блока управления соединен с первым входом схемы сравнения, первый и второй выходы которой соединены соответственно со вторым входом блока управления и входом блока индикации, выход блока опорных напряжений соединен со вторым входом схемы сравнения, еди- 25 ничные выходы триггера маски и триггера приема теста соединены соответственно с первым и вторым входом форми1 рователя тестового воздействия, выход которого соединен с третьим входом схемы сравнения и является выходом устройства, третий выход блока управления соединен с третьим входом формирователя тестового воздействия, единичный выход триггера приема теста соединен с

35 четвертым входом схемы сравнения, Введены второй, третий, четвертый и пятый элементы И, элементы ИЛИ, регистр непосредственного адреса, причем четвертый выход блока управления соединен с ао первым входом второго элемента И, выход которого соединен с синхронизационным входом триггера маски, пятый выход блока управления соединен с первым входом третьего элемента И и управляюшим входом регистра непосредственного адреса, выход которого соединен с информационным входом счетчика адресов, шестой выход блока управления соединен с информационным входом регистра непо-, средственного адреса и первым входом чет 5О вертого элемента И, выход которого соединен с первым входом элемента ИЛИ, выход элемента ИЛИ соединен с информа1 ционным входом триггера маски и триггера приема теста, седьмой выход блока управ- 5 ления соединен со вторыми Входами первого и четвертого элементов И, восьмой. и девятый выходы блока управления сое918949

5 гистра 4 и. первого элемента И 5 соединены соответственно с информационным и счетным входами счетчика 6. Счетчик

6 соединен выходом со входом дешифратора 7, выходы которого Kl, К2...,, по числу каналов (количество выводов объекта контроля) соединены со входом второго элемента И 8 в каждом канале.

Блок 2 управления, кроме того, имеет выход 9, предназначенный для передачи 10 команды "Непосредственный адрес", сое» диненный в каждом из и каналов со входом регистра 4 и первым входом третьего элемента И 10. Выход 3 блока 2 соединен также в каждом канале с пер- 15 вым входом четвертого элемента И 11, второй вход которого соединен с выхо« дом 12 блока 2. Выход 12. предназначен для передачи команды "Позиционный адрес" и соединен, кроме того, со вто-: 20 рым входом первого элемента И 5. Первый вход элемента И 8 в каждом из канапов соединен с выходом 13 блока 2, выход 13 предназначен дпя передачи команды "Маска", которая задает программ-25 ным путем состояние "Вход" или "Выход" для каждого вывода объекта 14 контроля и переключает в соответствующее состояние формирователь 15 тестового воздействия путем подачи "1" или "0 с триг щ гера 16 маски, синхровход которого соединен с выходом элемента И 8. Состояние триггера 16 устанавливается по его информационному входу, который соединен с выходом эпемента ИЛИ 17, входы которого соединены с выходами эпементов

И 1-0 и И 11. Блок 2 имеет также пред назначенный для передачи команды "Прием теста" выход 18 соединенный в каж дом из П каналов с первым входом пя- 40 того элемента И 19, второй вход которого соединен со вторым входом элемента

И 8 и подключен к выходу дешифратора

7. Выход элемента И 19 соединен с син« хровходом триггера 20 приема теста, информационный вход триггера 2,0 сое- динен с информационным входом триггера 16 и подкпючен к выходу эпемента

ИЛИ 17 и предназначен для установки триггера в состояние «О" или 1". Пря50 мой выход триггера 20 соединен co sxoдом формирователя 15 и входом схемы

21 сравнения. Схема 21 сравнения по входам соединена также с выходом фор- мирователя 15, выходом блока 22 опорных напряжений и выходом 23 блока 2.

S5

Выход 23 предназначен дпя передачи команды "Опрос схем сравнения" в каждый из каналов устройства. б

Выход схемы 21 сравнения соединен со входом блока 24 индикации и входом

25 блока 2. Вход 25 предназначен для передачи в него резупьтата сравне ния из схемы 21 всех каналов. Блок

2 имеет также тактирующий выход 26, соединенный с первым входом первого элемента И 5 и тактирующий выход 27, соединенный со входом формирователя 15.

Инверсный выход триггера 20 соединен со вторым входом эпемента И 10.

Блок 2 управления содержит регистр

28, на который принимаются как команды, так и тестовая информация, дешифраторы 29-33, первое кипп-реле 34, первый и второй триггеры 35 и 36, элемент И 37, второе кипп-репе 38 и группа элементов И, состоящая из (K-1) элементов И 39, где К - количество выво- дов объекта контроля, причем входы регистра 28 соединены со входами блока, а выходы - со входами дешифраторов 2933 и входами группы элементов.И 39, / выходы которых являются выходом 3 блока управления, выход дешифратора 29 соединен с первым входом элемента И 37 и со входом первого кипп-реле 34, и яв- . ляется выходом 23 блока 2,.второй вход элемента И 37 соединен со входом

25 бпока 2, выход элемента И 37 соеди- нен со входом второго кипп-реле 38, выход которого соединен с восьмым выходом блока 2, выход дешифратора 30 соединен с установочным 5 входом первого триггера 35, прямой выход которого является выходом 18 блока 2, выход дешифратора 31 соединен с установочным Я входом первого триггера 35, инверсный выход которого является выходом 13 блока 2, выход дешифратора

32 соединен с установочным 5 входом второго триггера 36, прямой выход которого является выходом 12 блока 2, выход дешифратора 33 соединен с уста новочным Я входом триггера 36, ин версный выход которого является выходом 9 блока 2, выход первого кипп-реле

34 является выходом 27 блока 2.

Устройство работает следуюшим образом.

Вкшочают питание. подсоединяют обч ект 14 контроля. Затем каждый из каналов устанавливают в соответствующее объекту. контроля состояние "вход или "выход . При этом из блока 1 памяти в блок 2 управления поступает командное слово, которое по синхроимпульсу

26, формируемому в бпоке 1 -памяти; за писывается в регистр 28 блока 2 управ7 918949 пения. Дешифратор 32 выделяет команду вае

"Позиционный адрес, устанавливает s при единичное состояние второй триггер 36 и возбуждает 12«й выход блока 2 управ- в т пения. Элементы И 11 во всех каналах 5 мо ло вторым входам подготавливаются к зиц приему информации, а первый элемент И си

5 по второму входу подготавливается к зап приему тактирующих импульсов и разверт- сос ке адресов в позиционной форме. Затем 10 та по тактирующему выходу 26 блока 2 на в т первый вход первого элемента И. 5 по то ступает импульс, который записывает XO

1 в счетчик 6. Состояние счетчика "П дешифрируется дешифратором 7 и на пер- 15 упр вом выходе его (Kl) появляется сигнал яни который воздействует на второй вход Etc элемента И 8 только в первом канапе бот и подготавливает его к работе. Далее из эле блока 1 в блок 2 передается первый бит 20 информационного слова, который строби та" руется К и разрядом регистра 28. Ик- ры формационное слово через группу элемен- сто тов И 39 поступает на выход 3 блока 2 три управления. На выходе 3 блока 2 появля- 25 нов ется сигнал соответствующий "1" или "вх

"0". Этот сигнал проходит через элемент

И 1 1, элемент ИЛИ 17 и поступает íà тов информационный вход триггера 16 маски. об

Затем на регистр 28 блока 2 из блока З0 С1 памяти поступает следующая команда, тор которая дешифрируется дешифратором 31, пол как команда "Маска", происходит установка триггера 31 и возбуждение выхода 13 блока 2. Синхронизационный сигнал через второй элемент И 8 обеспечи- Ро вает установку триггера 16 маски в еди- Ров ничное или нулевое состояние э зависи- сра мости от кода на выходе 12. от ф0

Триггер 16 переводит формировагель 15 первого канала в состояние

"вход или "выход". Затем вырабатывается следующий тактирующий импульс на выходе 26 блока 2 и подготавливает45 ся второй канал к приему второго бита информационного слова и т.д., при этом происходит последовательный перебор элементов И 8 в соответствующих каналах, выдача соответствующих битов информации по выходу 3, выдача управляю50 ших сигналов на одни входы триггеров

1 6 маски и запись информации в триггеры 16 по другим входам. После выдачи

q-го бита информации по выходу 3 все формирователи 15 будут установлены в нужное состояние ("вход" или "выход").

Из блока 1 памяти поступает команда, по которой выход 12 блока 2 устанавли8 тся в состояние "0 и запрещается ем информации в триггеры 16 маски.

Далее начинается запись информации риггеры 20 приема тестов, Запись жет осуществляться в двух формах: по- . ионной и непосредственной. При запи в позиционной форме перед началом иси счетчик 6 переводится в нулевое тояние, а далее процесс происходит кже, как и в случае записи информации риггеры 16 маски, но при этом вмескоманды "Маска, из блока 2 по выду 18 выдается импульсная команда рием теста", которая устанавливает по авляющему входу триггеры 20 в состое соответствующее информации на выхо3 блока 2. Элементы И 8 при этом не раают, а работают по аналогии с ними менты И 19.

После записи по команде Прием теси -го бита информации все тригге20 оказываются установленными в сояние "1" или "0". Причем состояние ггеров 20 в каналах, которые усталены командой Маска" в положение од", однозначно соответствует тем лоеским сигналам, которые в данном тесом наборе будут подаваться на вход ъекта контроля через формирователи 15. остояние триггеров 20 в каналах, коые установлены командой Маска" в ожение "выход соответствует тем ло-. еским сигналам, которые в исправобъекте контроля должны появиться соответствующих выходах объекта конт-. ля. Сигналы с прямых выходов тригге20, поступают на входы схем 21 внения H задают порог сравнения, советствующие ожидаемому с объекта контроля сигнацу. Затем после дешифра.ции команду "Опрос схем сравнения" дешифратором 29 кипп-реле 34 опрашивает формирователи 15 во всех каналах и по этому сигналу на все входы объекта

14 контроля выдаются входные логические сигналы. Через некоторое время, необходимое для формирования объектом контроля ответных сигналов, по выходу

23 из блока 2 на вход схем 21 сравнения поступает сигнал 23 "Опрос схем сравнения . По этому сигналу результаты сравнения по шине 25 передаются в блок 2 для обработки и запоминания, а также поступают на блок 24 индикации для визуального отображения..

В том случае, когда очередной тестовый набор (совокупность входных и ожидаемых выходных сигналов, подаваемых на объект контроля и снимаемых с

9 91894 .него в одном такте) отличается от предыдущего только в нескольких каналах, применяют непосредственную форму адресации для управления состоянием каналов.

При этом после опроса схем сравнения счетчик 6 обнуляется, команда По эиционный адрес" с выхода 12 блока 2 снимается и вырабатывается команда

"Непосредственный адрес на выходе 9. ð

Но этой команде подготавливаются к работе регистр 4 и элемент И 10, Далее на информационном выходе 3 блока 2 формируется код адреса канала, в котором тестовый сигнал должен смениться по сравнению с предыдущим набором ("1" или "0" или наоборот). Этот код адреса проходит через регистр 4 и записывает-. ся в счетчик 6. Затем он дешифрируется блоком 7 и на его выходе, соответствую- g0 шем коду счетчика, появляется сигнал, который поступает на второй вход эле/ . мента И 19, подготавливая его к работе.

Затем на выходе 18 блока 2 формирует- . ся импульсная команда "Прием теста".

Она воздействует на первый вход элемента И 19 во всех каналах,в выбранНоМ канале проходит на выход элемента

И 19 и воздействует на управляющий вход триггера 20. В результате в триг

rep 20 записывается информация, присутствующая íà его информационном входе, причем в данном случае триггер 20 переводится в состояние обратное тому, в котором он находился в предыдущем тесте; так как логический сигнал с инверс35 ного выхода триггера через подготовленные элементы И 10, ИЛИ 17 поступает на информационный вход этого же триггера.

Преимушество предлагаемого устрой»

40 ства поясняется на примере. Пусть име» ется тест, содержащий 5 наборов по 16 двоичных разрядов (бит) в каждом наборе (см. таблицу).

1010 0101 1011 0101.

0101 1010 0101 1011

1001 1010 0101 1011

0001 1010 0101 1011

11 10 0101 1101 0101

9 10

Анализ наборов показывает, что второй набор почти во всех разрядах отличается от первого,; Третий набор отличается от второго только в двух старших разрядах (16-ом и 15-ом), четвертый набор отличается от третьего только в 16-ом разряде, а пятый набор почти во всех разрядах отличается от четвертого.

Для хранении в памяти приведенных в примере пяти тестовых наборов в позиционной форме потребуется 5х16=80 бит информации. Для хранения этих же тес;тов в непосредственной форме адресации необходимо 5 х 16".ос 16 = 320 бит i информации.

Если же воспользоваться предлагаемым устройством, потребуется 3 х 16 =

= 48 бит для хранения первого, второго и пятого наборов в позиционной форме, 2koq<16 +8o (16 = 12 бит для хранения в непосредственной форме адресации изменяемой по сравнению с предыдущими наборами части третьего и четвертого наборов и пять бит для хранения признака формы адресации, т.е. 65 бит информации.

Таким образом, предлагаемое устройство позволяет сократить объем памяти, необходимый для хранения тестовых программ путем использования непосредственного и позиционного способа выборки канала, что в свою очередь позволяет расширить функциональные возможности устройства, так как освободившуюся память можно использовать для других целей, например, более полной диагностики объекта контроля.

Формула изобретения

Устройство для тестового контроля цифровых узлов, содержащее блок памяти, блок управления счетчик адресов, дешифратор, схему сравнения, коммутатор. триггер маски, триггер приема теста, блок индикации, блок опорных напряжений и первый элемент И, причем выход блока памяти соединен с первым входом блока управления, первый выход которо» го соединен с первым входом первого элемента И, выход первого элемента И соединен с счетным входом счетчика адресов, выход которого соединен с входом дешифратора, второй выход блока управления соединен с первым входом схемы сравнения, первый и второй выходы которой соединены соответственно с вто« рым входом блока управления и входом

11 9189 блока индикации, выход блока опорных напряжений соединен с вторым входом схемы сравнения, единичные выходы триггера маски и триггера приема теста соединены соответственно с первым и втопым входом коммутатора, выход которого соединен с третьим входом схемы сравнения и является выходом устройства, третий выход блока управления соединен с третьим входом коммутатора 10 действия, единичный выход триггера приема теста соединен с четвертым входом схемы сравнения, о т л и ч а ю щ ее с я тем, что, с целью уменьшения объема оборудования в него введенывто- 15 рой, третий, четвертый и пятый элементы И, элемент ИЛИ, регистр непосредственного адреса, причем четвертый выход блока управления соединен с первым входом второго элемента И, выход котс- -20 рого соединен с синхронизационным входом триггера маски, пятый выход блока управления соединен с первым входом третьего элемента И и управляющим входом регистра непосредственного адреса, 2S выход которого соединен с информационным входом счетчика адресов, шестой выход блока управления соединен с информационным входом регистра непосредственного адреса и первым входом четвертого элемента И, выход которого соединен с первым входом элемента ИЛИ, выход элемента ИЛИ соединен с информационным входом триггера маски и триггера приема теста, седьмой выход бло ка управления соединен с вторыми входами первого и четвертого элементов И, восьмой и девять и выходы блока управления соединены соответственно с входом блока памяти, g первым входом пятого элемента И, выход которого соединен с синхронизационным входом триггера приема теста, первый выход дешифратора соединен с вторыми входами второго и пятого элементов И, нулевой выход

45 триггера приема теста соединен с втопым входом третьего элемента И, выход которого соединен с вторым входом элемента ИДИ, остальные выходы деши рра49 12 тора образуют первую группу выходов устройства, второй, четвертый, пятый, шестой, седьмой и девятый выходы блока управления образуют вторую группу выхо дов устройства.

2, Устройство по п. 1, о т л и ч аю щ е е с я тем, что .бнок управления содержит регистр, пять дешифраторов, первый и второй триггеры, элементы И, первое и второе кипп-реле и группу элементов И, причем первый вход блока соединен с информационным входом регистра, единичные выходы К- 1 разрядов которого соединены с соответствуюшими входами каждого из дешифраторов, выход первого дешифратора соединен с входом первого кипп-реле, с первым входом элемента И и является вторым выходом блока, выходы второго и третьего дешифраторов соединены соответственно с 5 и 1 входами первого триггера, единичный и нулевой выходы которого являются соответственно девятым и четвертым выходами блока управления, выходы четвертого и пятого дешифраторов соеди= нены соответственно с S u k входами второго триггера, единичный и нулевой выходы которого являются соответственно седьмым и пятым выходами блока, второй вход блока соединен с вторым входом элемента И, выход которого соединен с входом второго кипп-реле, выход второго кипп-реле соединен с восьмым выходом блока, нулевой выход К-го разряда регистра соединен с первыми входами всех элементов И группы, единичные выходы 1-(1-К) разрядов регистра соединены с вторыми входами соответствующих элементов И группы, выходы которых являются шестым выходом блока, выход первого кипп-реле является третьим выходом блока.

Источники информации, принятые so внимание при экспертизе

1. Авторское свидетельство СССР

М 529432, кд. Cj 06 Р 11/04, 1977.

2. Авторское свидетельство СССР

% 618742, кл. 5 06 F 11/04, 1978 (прототип) .