Устройство для приоритетного обращения процессоров к общей памяти

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Сеюэ Советских

Социалистических

Республик

И АВТ©РСКОМУ CO 67ВЛЬСТВУ (63) Дополнительное к аат. сеид-ву 9 458828 (22) Заявлено 030879 (21) 2806943/18-24 (53)М. Кл "1

G 06 F 9/46 с присоединением заявки ЙУ—

Гесуяарствеяямй камктет

СССР яо исаям яЗОЮратаяяа и аткрмтяя (23) Приоритет (53) УДК 681.325 (0&8.8)

Опубликовано 23,1181.Бюллетень Ж43

Дата опубликования описания 2111&1 (54) УСТРОЙСТВО ДЛЯ ПРИОРИТЕТНОГО ОБРАЩЕНИЯ

ПРОЦЕССОРОВ К ОБЩЕЙ ПАМЯТИ

Изобретение относится к вычислителъной технике и может быть использовано в многопроцессорных вычислительных системах с общей памятью.

По основному авт. св. 9 458828 .известно устройство приоритета для блочной памяти, содержащее блок анализа состояния блоков памяти, блок анализа внутригруппового.приоритета, блок. анализа приоритета между груп- пами и блок формирОвания сигнала начала работы блоков памяти tel

Недостатком известного устройства является то, что при неисправности какого-либо блока памяти процессор, .1э обратившийся к этому блоку памяти и не получив ответа, может войти в состояние зависания.

Цель изобретения - расширение функционалъных возможностей устрой- Ж ства за счет обеспечения вывода про-, цессоров из состояния зависания при неисправности какого-либо модуля памяти.

Поставленная цель достигается тем, что в устройство для приоритетного обращения процессоров к общей памяти введены и блоков вывода процессоров из состояния зависания (и равно числу модулей памяти), при 30 чем каждый блок вывода процессоров нз состояния зависания содержит два триггера, элемент И и три элемента

И-НЕ, причем нулевой вход первого триггера соединен с выходом первого элемента И-НЕ,,единичный вход первого триггера соединен с выходом элемента, И, Нулевой выход первого триг гера соединен с единичным входом второго триггера,единичный выход первого триггера соединен с соответствующим дополнительным управляющим входом блока анализа состояния модулей памяти и с первым входом второго элемента И-НЕ, выход которого соединен с нулевым входом второго триггера, .первые входы элемента

И и первого элемента И-НЕ соединены с сигнальным входом устройства, первый и -второй дополнительные входы устройства соединены соответственно с тактовым входом второго триггера ис первым входом третьего элемента

И-НЕ каждого блока вывода процессоров из состояния зависания, единичный выход второго триггера соединен со вторым входом третьего элемента.

И-НЕ, .выход которого соединен со вторыьы входами первого, второго элементов К-НЕ, элемента И и с соот-883905 ветствующим выходом сбоя занятости устройства.

На фиг. 1 изображена блок-схема предлагаемого устройства; на

Фиг. 2 - функциональная схема блока вывода процессора из состояния зависания.

Устройство содержит блоки 1 анализа состояния модулей памяти, блок 2 приоритета, формирователь 3 выходных сигналов, блоки 4 вывода процессора из состояния зависания, внешние шины

5 сигналов занятости, внутренние шины

6 сигналов занятости, шины 7 сигналов запроса, шины 8 адресов модулей, шину 9 синхронизации, шины 10 сигна-. лов обращения; шины 11 сигналов ответа процессором, шины 12 и 13 сигналов первой и второй меток времени и шины 14 сигналов сбоя занятости.

Узел 4 вывода процессора иэ состояния зависания (Фиг. 2) содержит элемент И 15, первый элемент И-НЕ 16, первый триггер 17, второй элемент

И-HE 18, второй триггер 19 и третий элемент И-HE 20.

Устройство работает следующим образом.

Устройство обслуживает запросы на обращение к модулям памяти со стороны процессоров. Причем запросы сопровождаются адресами запрашиваемых модулей памяти к магистрали.

Запрос на обращение, поступающий по шине 7, принимается блоком 1, на который по шинам 8 поступает также адерс запрашиваемого модуля и сигнал с соответствующей шины б, характеризующий состояние модуля. Нулевой сигнал на шине 6 характеризует занятое состояние запрашиваемого модуля. Если запрашиваемый модуль свободен, что характеризуется единичным сигналом на шине 6, блок 1 вырабатывает сигнал запроса на подключение к магистрали, который подается на блок 2. Кроме того, блок 1 выдает продешифрированный адрес моду:-я в формирователь выходных сигналов. С помощью блока 2, который выделяет старший по приоритету запрос, Формирователь 3 выходных сигналов выдает сигнал. обращения по соответствующей шине 10 к тому свободному модулю, который запрашивается старшим по приоритету процессором.

Ф

Формирователь выходных сигналов

3 на соответствующей шине 11 образует сигнал ответа процессору, выбранному блоком 2. Все выходные сигналы блока 2 синхронизируются сигналом, поступающим в блок по шине 9 синхронизации. Процессор, получив сигнал ответа, подключается к магис рали, а также снимает свой запрос и после этого продолжает дальнейшее выполнение команды. Не получив сигнал ответа, что может произойти при неограниченно длительном состоянии занятости запрашиваемого модуля, процессор переходит в состояние зависания.

Блок 4 передает полученный по шине 5 единичный сигнал занятости в инверсном виде на шину б. Кроме того, блок 4 осуществляет сравнение длительности сигнала,занятости с эталонным временем, которое задается расстоянием между двумя метками времени, поступающими в узел по шинам 12 и 13. Если длительность состояния занятости модуля превышает эталонное время, то данный блок 4 на шину 14 выдает сигнал сбоя занятости. Сигнал занятости кратковре" менно сбрасывается, давая возможность устройству выдать сигнал отве-. та процессору и вывести его из состояния зависания. Сигнал- сбоя, выдаваемый на шину 14, необходим для

20 того, чтобы система в конечном итоге смогла локализовать причину зависания. Этот сигнал может подаваться на систему прерывания процессоров.

Блок 4 работает следующим образом.

Первый триггер 17 фактически повторяет состояние шины 5, по которой приходит единичный сигнал занятости.

С единичного выхода триггера 17 на . шину б выдается инверсный сигнал занятости. Второй триггер 19 служит для запоминания состояния занятости в момент прихода переднего фронта сигнала первой метки времени по шине 12. !

Если к моменту прихода первой метки времени модуль находится в занятом состоянии, то по переднему фронту сигнала первой метки триггер .19 установится в "1". Если сигналы

Щ занятости находятся в "1" время, первышающее эталонное, то по сигналу второй метки времени с помощью эле-, мента И-НЕ 20 образуется нулевой сигнал сбоя занятости, который подается на шину 14 ° По этому сигналу с помощью элемента И 15 триггер 17 устанавливается в "1" и выдает на шину б единичный сигнал, который снижает блокировку с соответствующего блока. 1. Длительность этого сигнала определяется длительностью второй метки времени. Как только сигнал второй метки станет равным нулю, с помощью элемента И-НЕ 20 открывается элемент И-НЕ .б. и триггер 17 опять переводится в нулевое состояние, соответствующее состоя= нию занятости модуля. При отсутст- вии второй метки, если сигнал занятости на шине 5 сброшен, триггер

gg 19 также переходит в нулевое состояние с помощью элемента И-НЕ 18.

Если сигнал занятости на шине 5 находится в "1" неограниченно долгое . время на шине 14 периодически появ1 у ляется нулевой сигнал сбоя занятос883905 ти с частотой появления метки speмени.С такой же частотой переключается триггер 17.

Применение изобретения обеспечивает не только сигнализацию о сбое занятости, которой могут воспользоваться другие процессоры, но и благодаря кратковременному сбросу сигнала занятости дает возможность выйти из состояния зависания непосредственно процессору, обратившемуся к занятому на бесконечное время модулю. Это обеспечит дальнейшее использование процессора и повысит живучесть вычислительной систем@.

Формула изобретения

Устройство дпя приоритетного обращения процессоров к общей памяти по авт. св. В 458828, о т л и ч а ю - 20 щ е е с я тем, что, с целью расширения Функциональных воэможностей за счет обеспечения вывода процессо.ров из состояния зависания при неисправности какого-либо модуля памяти, оно содержит п блоков вывода процессоров из состояния зависания (n равно числу модулей памяти), причем каждый блоМ вывода процессоров из состояния зависания содержит два триггера, 30 элемент И и три элемента И-НЕ, причем нулевой вход первого триггера соединен с выходом первого элемента И-НЕ, единичный вход первого триггера .соединен с выходом элемента И, нулевой выход первого триггера соединен с единичным входом второго триггера, единичный выход первого триггера соединен с первым входом второго элемента И-НЕ и с соответствукк4им дополнительным управлякщим входом каждого блока анализа состояния модулей памяти, выход второго элемента И- НЕ соединен с нулевым входом второго триггера, первые входы элемента И и первого элемента И-НЕ соединены с сигнальным входом устройства, первый и второй дополнительные тактовые входы устройства соединены соответственно с тактовым входом второго триггера и с первым входом третьего элемента И-HE каждого блока вывода процессоров из состояния зависания, единичный выход второго триггера соединен со вторым входом третьего элемента И-НЕ, выход которого соеди нен со вторыми входами первого, второго элементов И-НЕ, элемента И н с соответствующим выходом сбоя занятости устройства.

Источники инФормации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 458828, кл. G Об F 9/18, 1975 (прототип).

883905.

Составитель И. Кудряшов

Редактор Н. Рогулич Техред.Ж.Кастелевич, Корректор Н. Швыдкая

Заказ 10233(74 Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП ",Патент", r. Ужгород, ул. Проектная, 4