Устройство цикловой синхронизации

 

Союз Советскик

Социалистические

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ii>924892 (6l ) Дополнительное к авт. саид-ву

1 (22) Заявлено 02.09.80 (21) 2979216/18 09 с присоединением заявки М (23)Приоритет

Опубликовано 30.04,82. Б1оллетень Юе 16

Дата опубликования описания 03.05.82

{51}М. Кл, Н 044 7/08

3Ъаударстаепный комитет

-СССР но делам изобретений и открытий

{Я } Уд f(621.394. . 662.2(088.8) (72) Автор изобретения

Г. К. Болотин 1влйд т Ь1! Л (7!) Заявитель (54) УСТРОЙСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ

Изобретение относится к электросвя= зи и может быть использовано для циклового фаэирования систем передачи дискретных сигналов.

Известно устройство цикловой синхронизации, содержашее регистр. сдвига, вы»

5 ходы которого через дешифратор подключены к информационным входам первого и второго анализаторов, к тактовому входу первого анализатора подключен соот!

О ветствующий выход распределителя импульсов, выходы первого анализатора подключены соответственно к тактовым входам первого и второго накопителей, выход второго анализатора соединен че15 рез блок управления со сбросовым входом делителя частоты, выход которого соединен с тактовым входом второго анализатора, третьего накопителя и с первым входом блока совпадения, к второму входу которого подключен выход третьего накопителя, я выход блока совпадения подключен к установочному входу расп ределителя импульсов, тактовый вход которого объединен с тактовыми входами регистра сдвига и делителя частоты, вход регистра сдвига является информационным входом устройства Ц.

Недостатком устройства является малое быстродействие и низкая помехоус тойчивос ть.

Uem изобретения — повышение быст родействия и помехоустойчивости.

Для достижения укаэанной цели в устройство цикловой синхронизации, содержашее регистр сдвига, выходы которого через дешифратор подключены к информационным входам первого и второго анализаторов, к тактовому входу первого анализатора подключен соответствуюший выход распределителя импульсов, выходы первого анализатора подключены соответственно к тактовым вхо.дам первого и второго накопителей, выход второго анализатора соединен через блок управления со сбросовым входом де пттеля частоты, выход которого соединен с тактовым входом второго анализатора, 3 924892 ф на тактовый вход устройства — последовательность тактовых импульсов, следующих с частотой поступления принимаемых элементов.

Если момент включения устройства совпал во времени с поступлением на вход регистра 4 сдвига фазируюшей комбинации, то сигналы на выходах последнего такта распределителя импульсов 6 етва, введены последовательно соединен- щ и делителя 5 совпадают во времени с сигналом на выходе дешифратора 3, вследствие чего на выходе анализатора 2 выходной сигнал не формируется, а на первом выходе анализатора 1 в каждом цикле приема фазируюшей комбинации формируются сигналы, заряжающие накопитель 7. При поступлении íà его вход К с игнала накопитель заряжается и сигнал, с его выхода сбрасьпьает триггер 12 в нулевое состояние, вследствие чего блоК совпадения 11 оказывается закрытым по третьему входу для прохождения сигналов на установку распределителя импульсов 6 для работь на новой временнои позиции, т. е. устройство находится в состоянии синхронизации.

Если м ом ент включения ус тройс тва не совпал с моментом приема из канала связи фазируюшей комбинации, то первый же сигнал на выходе дешифратора 3 проходит на блок 10 управления, возвращая его в исходное состояние. Сигнал с выхода блока управления 10 переводит делитель 5 в нулевое состояние, вследствие чего анализатор 2 проверяет поступление сигнала с выхода дешифратора 3 нь новой временной позиции. третьего накопителя и с первым входом облока совпадения, к второму входу которого подключен выход третьего накопителя, а выход блока совпадения подключен к установочному входу распределителя импульсов, тактовый вход которого ооъединен с тактовыми входами регистра сдвига и делителя частоты, а вход рет;истра сдвига является входом устройВые реша1оший блок, коммутатор и триггер, а также формирователь сигнала

"Сброс", при этом выходы регистра сдвига подключены к входам решающего блока, к другой группе входов коммута- 1s тора подключены выходы второго накопителя, первый вход сброса которого объединен с соответствующими входами первого накопителя, триггера и решающего блока и соединен с выходом блока 2п

cîoâDï à ä åeíHè ÿ, к третьему входу которог подключен выход триггера, к другому входу сброса которого подключен выход первого накопителя, к другому входу сброса которого подключен второй вы- 25 ход первого анализатора и управляющий вход решающего блока, другой вход сброса которого объединен с соответствук шим входом второго накопителя и с первым выходом первого анализатора, инфор-yq мационный вход которого объединен с информационным входом блока управления, выход которого соединен с входом сброса третьего накопителя, причем выход формирователя сигнала Сброс" соединен с установочным входом блока управления и с другим установочным входом триггера.

}-(а чертеже изображена структурная электрическая схема устройства цикловой синхронизации.

Устройство цикловои синхронизации, содержит анализаторы 1 и 2, дешифратор 3, регистр 4сдвига,,делитель 5 частоты, распределитель 6 импульсов, накопители 7, 8 и 9, блок 10 управления, блок 11 совпадения, триггер 12, коммутатор 13, решающий блок 14 и формирователь 15 сигнала "Сброс".

Устройство работает следующим образом.

В момент включения устройства сит нал с выхода формирователя 15 устанавливает триггер 12 в единичное состояние и подготавливает блок управления 10 к работе. На вход регистра 4 сдв|п.а поступает последовательность принимаемых элементов сообщения, а

В случае, если сигнал, прошедший на зыход блока 10 управления, является синхросигналом, то он формируется на выходе дешифратора 3 на одной и той же временной позиции в каждом цикле принимаемого сигнала и совпадает во времени с сигналом на выходе делителя 5. B этом случае сигналы на выходе анализатора отсутствуют, а сигналы с выхода делителя 5 заряжают накопитель 9. При поступлении на вход накопителя 9 К импульсов на его выходе формируется уровень напряжения, открывающий блок совпадения 11 по второму входу, вследствие чего сигнал с выхода делителя 5 проходит на выход блока ll совпадения, устанавливая распределитель 6 импульсов в новое исходное состояние и сбрасывая триггер 12 в нулевое состояние. Начиная с этого момента времени, устройство приняло решение о вхождении в синхро92489 низм, при этом сигналы с выхода последнего такта распределителя 6 совпадают во времени с сигналами на выходах дешифратора 3 и делителя 5.

В случае, если сигнал, прошедший на выход блока 10 управления, не я;вляется синхросигналом, то в одном из следующих циклов передачи он не совпадает во времени с сигналом на выходе делителя 5,. вследствие чего на выходе анализатора 2 о 10 формируется сигнал, устанавливающий блок 10 управления в состояние готовности к работе, которое сохраняется до момента выделения дешифратором 3 сигнаЛа об обнаружении комбинации, ана- 15 логичной фазируюшей. Сигнал с выхода дешифратора 3 проходит через блок 10 управления возвращая его в исходное

:остояние, и сбрасывает дели гель 5 и икопитель 9 в исходное состояние. Вслед o

;твие этого анализатор 2 начинает конч золь импульсов на новой временной позиции цикла. Далее процесс работы аналсьгичен вышеописанному.

В состоянии синхронизма сигнал на выходе дешифратора 3 в каждом цикле принимаемых сообщений совпадает во времени с сигналами на выходе делителя 5 и выходе последнего такта распределителя 6. 30

В случае нарушения синхронизма при сбое в работе передающие части системы передачи и приемной части аппаратуры в; момент поступления сигнала с выхода последнего такта распределителя 6 в регистре сдвига 4 оказывается записанной комбинация, значительно отличающаяся от фазируюшей, а на втором выходе анализатора 1 формируется сигнал несовпадения. Вследствие этого решающий блок 14 определяет насколько принятый сигнал отличается от фазируюшей комбинации, осуществляет усреднение этой величины за несколько циклов приема и в соответствии с полученной величиной формируют сигнал на определенной выходной шине. В зависимости от того, на какой из выходных шин решающего блока 14 форьп руется выходной сигнал, коммутатор 13 осуществляет соединение своей выходной шины с соответствующим выходом накопителя 8. Одновременно с этим сигналы со второго выхода анализатора 1 осу ществляют последовательный заряд на55 копителя 8.

Таким образом, сигналы с выхода решающего блока 14 автоматически устанавливают в зависимости от степени

2 6 несовпадения структуры фазирующей комбинации со структурой проверяемой с комбинации в регистре сдвига требуемый коэффициент накопления накопителя 8, т..е. определяют число циклов проверки отсутствия фазирующей комбинации на прежней временной позиции, устройство принимает решение о потере синхронизма и готово к запуску распределителя 6 на новой временной позиции. Параллельно с этим процессом происходит поиск синхронизируюшей комбинации цепью, состоящей из анализатора 2„ блока 10 управления, делителя 5 и накопителя 9.

При заряде накопителя 9 блок 11 совпа« дения открывается по второму входу, вследствие чего сигнал с выхода делителя 5 через блок 11 совпадения устанавливает распределитель 6 в новое исходное положение, а также переводит а нулевое состояние накопители 7 и 8, григгер 12 и решающий блок 14. Если новое исходное состояние распределителя 6 не является синхронным с циклом принимаемых элементов сообщения, то процесс установления синхронизма повторяется.

B случае, если нарушение синхронносинфазного поступления фазируюшей комбинации произошло из-аа воздействия помех в канале связи, устройство работает. следующим образом.

B момент поступления сйгнала с выхода последнего тактараспределителя 6 в регистре 4 сдвига оказывается комбинация, незначительно отличающаяся от фазируюшей, а на втором выходе анализатора 1 формируется сигнал несовпадения, который записывает единицу в накопитель 8.

Вследствие этого решающий блок 14 формирует выходной сигнал на определенной шине, а коммутатор 13 осуществляет коммутацию своей выходной шиной с одним из последующих выходов накопителя 8. Поэтому еше до момента формирования сигнала на выходной шине коммутатора 13 анализатор 1 обнаруживает фазирующую комбинацию на прежней временной позиции, à íà его первом выходе формируется сигнал, сбрасывающий накопитель 8 и решающий блок 14 .в нулевое состояние и записывающий единицу в накопитель 7.

Таким образом, ошибочная установка распределителя 6 в новое исходное состояние не произошла и устройство сохраняет синхронно- =инфазную работу с принимаемыми циклами информации.

924892 8

Накопитель 7 выполняет фуяция дополнительной защиты устройства от ,хпибочной установки расцределитедя 6 и новое исходное состояние. Так, в случае, если триггер 12 установлен в 5 единичное состояние сигналом с выхода формирователя 15 или с выхода коммутатора 13, т. е. принято решение о потере синхронизма, а параллельной цепью контроля синхросигнала (анали- 10 затор 2, блок управления 3 О, делитель

5 и накопитель 9) все еще не обнаружена устойчиво повторяющаяся в каждом шмюкле на одних и тех же новых позициях комбинация, аналогичная фазирующей, то обнаружение подобной комбинащн1 на прежних временных позициях, осуществленное анализатором 1 в течение К,, шпа а подряд, приведет к заряду накопителя 7, сигнал с выхода которот о 20 сбросит триггер 12 в цель. Вследствие чего сохранится синхронно-сицфазная работа устройства па прежних временных позцщмх.

Введение формирователя сброса позволяет при первоначальном включении устройства или в случае сбоев в подаче питающих напряжений открыть блок 11 совпадения для установки распределителя в исходное синфазное состочние,Q без предварительного заряда накопите-« ля 8, что уменьшает время несинфазной работы ус тро йс тва и ведет к и овышени ю быс тродейс твия и помехоус тойчивос ти фазировапня, 35

Е!аличие решающего блока 14., коммутатора 13 и триггера 12 в предлагаемом устройстве позволяет повысить бь|стродействие и помехоустойчивость восста40 новления синхронизма путем введепия зависимости числа циклов проверки поступления фазирующей комбинации (времени поддержания синхронизма на прежних временных позициях цикла) от сте45 пени несоответствия контролируемой комбинации принимаемых элементов сообщения фазирующей комбинации, т. е. введения усредненного за несколько циклов по степени несоответствия критерия различения искаженной фазирукнцей комбинации

5Î от случая временного сбоя в работе передающей час ти сис темы передачи.

В случае значительных отличий контролируемой комбинации от фазирующей в течение нескольких циклов проверки (что необходимо для уменьшения вероятности ошибки от воздействия групповых помех, так называемых пакетов ошибОк) установка триггера 12 в единично состояние (т. е. подготовка блока 11 совпадения для установки распределитетФ 6 в исходное состояние) производится через меньшее число проверок несовпадения циклов работы распределителя, так как в этом случае выше вероятность того, что произошел временной сбой устройства, чем в случае малых отличий контролируемой комбинации от фазирующей, когда выше вероятность того, что сбоя в работе устройства не произошло,. а отсутствие фазирующей комбинации вызвано помехами в канале связи.

Отсюда следует, что предлагаемое устройство обеспечивает в сравнении с известными устройствами повышение помехоустойчивости и быстродействия фазирования.

Формула изобретения у роиство шклово си хронизации содержащее регистр сдвига, выходы которого через дешифратор подключены к информационным входам первого и второго анализаторов, к тактовому входу первого анализаторе подключен соответствующий выход распределителя импульсов, выходы первого анализатора подключены соответственно к тактовым входам первого и второго накопителей, выход второго апализатора соединен через блок управления со сбросовым входом делителя -licòîòû, выход которого соединен с тактовым входом второго анализатора, третьего накопителя и с первым входом блока совпадения, к второму входу которого подключен выход третьего накопителя, а выход совпадения подключен к устаповбчному входу распределителя импульсов, тактовый вход которого объединен с тактовыми входами регистра сдви.га и делителя частоты, а вход регистра сдвига является информационным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и помехоустойчивости, в него введены последовательно соединенные решающий блок, коммутатор и триггер, а также формирователь сигнала Сброс", при этом выходы регистра сдвига подклк челы к входам решающего блока, к другой группе входов коммутатора подключены выходы второго накопителя, первый вход сброса которого объединен с cýîòветствующими входами первого накопи924802 10 вход которого объединен с информационным входом блока управления, выход кетового соединен с входом сброса третьего накопители, причем выход формирователя сигнала Сброс" соединен с установочным входом блока управления и с другим установочным входом триггера.

lg теля, триггера н решающего блока и соединен с выходом блока совпадения, к третьему входу которого подключен выход триггера, к другому входу сброса которого подключен выход первого на копителя, к другому входу сброса кото рого подключен второй выход первого анализатора и управляющий вход решающего блока; дургой вход сброса которого объединен с соответствующим входом 10 второго накопители и с первым выходом первого анализатора, информапионный

Источники информапии, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

% 623260, «л. Н 044 7/08, 1977.