Вычислительный узел цифровой сетки для решения дифференциальных уравнений в частных производных

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических республик

<а926667

° (6l ) Дополнительное к авт. свид-ву (22) Заявлено 14.05.80 (2! } 2925785/18-24 с присоединением заявки,% (23) Приоритет

Опубликовано 07.05.82. Бюллетень М 17 (51jM. Кл. (j 06 F 15/32

ВвуЮРстхиеых комитет

CCCP ае аалзм нзабретеких в внфмтвй (53) УДК 681. 325.. 5 (088. 8) Дата опубликования описания 09,05.82 (72) Авторы изобретения

Е. A. Башков, В. П. Боюн, С. М. Вороной

Донецкий ордена Трудового Красного Знамени институт и Ордена Ленина институт кибернет (Vl ) Заявители (54} ВЫЧИСЛИТЕЛЬНЫЙ УЗЕЛ ЦИФРОВОЙ СЕТКИ.

ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ УРАВНЕНИЙ В ЧАСТНЫХ

ПРОИЗВОДНЫХ

Изобретение относится к вычислительной технике, может быть использовано при построении устройств для решения задач математической физики, описываемых дифференциальными уравнениями в

5 частных 3яэоизводныхэ

Известен вычислительный узел цифровой сетки, содержащий многовходовой сумматор, регистр сдвига, элемент И и rpynпу элементов И (1 . о

Недостаток рассматриваемого узла—

t низкая скорость решения задач.

Наиболее близким к предлагаемому по технической сущности является вычис- т лительный узел цифровой сетки, содержащий запоминающее устройство, коммутатор, сумматор, регистр сдвига, регистр коэффициента, элемент И, группу элементов И (2). . 0

Недостатком известного устройства является большое время решения задач.

Цель изобретения — повышение быстродействия устройства.

Поставленная цель достигается тем, что в вычислительный узел цифровой сетки для решения дифференциальных уравнений в частных производных, Содержащий первый блок памяти, выход которого соединен с первым входом первого сумматора, выход которого цодключен к первому входу первого коммутатора, второй коммутатор, выход которого соединен с первым входом регистра сдвига, первый выход которого подключен к первому входу первого блока памяти, второй вход которого соединен с выходом третьего коммутатора, первая группа элементов И, первый элемент И, дополнительно введены второй блок памяти, группа элементов НЕ, вторая группа элементов И, второй, третий и четвертый элементы И, второй, третий, четвертый и пятый сумматоры, элемент ИЛИ первый, второй и третий преобразователи дополнительного кода в прямой код, четвертый коммутатор, выход которого соединен с первым входом первого пре926667

3 образователя дополнительного кода в прямой код, первый выход которого соединен с первым входом второго коммутатора, второй вход которого подключен к первому выходу второго преобразователя дополнительного кода в прямой код, вторые входы первого и второго преобразователей дополнительного кода в прямой код подключены к первой группе входов третьего коммутатора и к первым входам второго и третьего сумматоров, вторые входы которых соединены с выходами первого и второго элементов И, выходы которых подключены к входам . четвертого сумматора, выход которого соединен с вторым входом регистра сдвига, второй выход KoTopol О подклю чен к первому входу третьего преобразователя дополнительного кода в прямой код, выход которого подключен к первому входу третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого подключен к выходу четвертого элемента И,, первый вход которого соединен с вторым входом третьего преобразователя дополнительного кода в прямой код и подключен к третьему выходу регистра сдвига, выход второго сумматора соединен с вторым входом первого преобразователя дополнительного кода в прямой код, выход третьего сумматора соединен с первым входом второго преобразователя дополнительного кода в прямой код, второй вход которого соединен с первым входом четвертого коммутатора, с входом первой группы элементов И, с вторым входом первого коммутатора- и под-. ключен к выходу первого блока памяти, выход третьего коммутатора соединен с входами регистра, с первыми входами второй группы элементов И и подключен к второму входу первого блока памяти, выход регистра соединен с вторыми входами второй группы элементов И, выходы которых подключены к первому входу второго блока памяти, второй вход которого соединен с выходом регистра сдвига, выход второго блока памяти через группу элементов HE цодключен к второму входу первого сумматора, выход первого коммутатора подключен к первому входу пятого сумматора, второй вход которого соединен с выходом регистра сдвига, выход пятого сумматора подключен к третьему входу второго

55 коммутатора, вторая группа входов третьего коммутатора соединена с первыми входами первого и второго элементов И.

На чертеже приведено предлагаемое устройство.

Устройство содержит блоки 1 и 2. памяти, сумматоры 3-7, коммутаторы

8-11, регистр 12 знаков соседних неизвестных, регистр 13 сдвига, группы элементов И 14 и 15, преобразователь

16 дополнительного кода в прямой код, элементы И 17-20, элемент ИЛИ 21, группа элементов HE 22, преобразователи 23 и 24 дополнительного кода в прямой код, информационные входы 25-27, последовательный выход 28 узла, параллельные информационные выходы-29 узла, управляющие входы 30-74 узла.

Предлагаемый вычислительный узел цифровой сетки позволяет вычислить приближения к решению в четырех соседних узлах сеточной области по алгоритму

U(" =аО..0 .+ЬО.. ()() .+CO..()(Я +

1Д 1д) -" 3 1Д 1НД,) 1Д-1 сЗО..U. - : еИ

1,3 1,3Ф 1 1,3

„(9 j (s+<) р«) р«)

1И,$ 1,Д 1 5 1,) "+ i) 113 1+1 5- (Я.)

113 i«lj-4 1«,3 1 () Ф«),q (s+ ) .,, ()()

i,j>4 1,Д 1-)Д- 1 . 1j 1М4ДН ц(."")= з..()"..) +ъь. ()() .+сь .() .".+

141 1 ) 1, И 1Д 11,) 1 Д "+М

1,Д")«,j ß. 1 Ч И1

g..= 0..и, .+Ьа..u. co„;V„. - +

v ) (p), 1) 1д$ 1ЮД 1Д ИЯ) М 1 5 aa ° о(p-) +r- -u(p.) - (И

jlj 11РЧ 113 jij

%,. =aO..% ..+ ЬО„..В.. 0..4, + (®. 1) ®) (И Ю

113 14 11аЛ i3 1413 1ii3 1,3

u("..")=V(.P а(® ; . (ч)

113 113 1tg 1 ()(+1) (P) +, ((©)+ () . ; (Е) (),(р(щ.,,,1, ()(Т Я U(P) )) ((Я) )(,Я) f . .(g)

Ч 1У Ч 3+<3 ц(".") =()(" . ) а() . + ч(®, (о)

1ИДИ 1+ ф1 (9,,j l,Ð1 где g -; Т вЂ” номер цикла вычисления очередного приближения;

U - искомое решение задачи в узлах сетки; 1, «1 - индексы строки и столб6667 6

5 92 ца сеточной области; P — количество итераций расчета 0 на одном цикле вычисления очередного приближения решения; Я - количество итераций расчета

% на одном цииле вычисления очередного приближения решения; 001 — d0 нрйиеиенные коэрриииейты рвнйоотной краевой задачи соответственно для узлов (j, ), (1+1 ), (1, +1), (1-1 1, +1), Р -, 1;

1 13+1 — приведенные правые части разностйых уравнений; 5/ — поправка к решению Ц, вычисляемая в узлах сетки, для которых индексы 1 и 1 нечетны, К вЂ” вспомогательная переменная.

Предлагаемое устройство работает следующим образом.

Вычисление искомого решения в узлах сеточной области в обшей случае осуществляется в два раза. На первом этапе в блок 1 памяти заносятся сочетания сумм коэффициентов по О, 1,2, 3,4 членов для узлов (1, 1 ) (1 + 1, 1 ), (1 „j-+ 1), (1 + 1; 1 + 1) соответственно в ячейки 0-15, 16-31, 32-47, 48-63.

В блок 2 памяти заносятся удвоенные значения соответствующих сочетаний сумм коэффициентов по О, 1, 2, 3,4 членов для узлов (1, j), (1 + 1,1 ), (g,1+1), (1 +1,j +1). При этом соответствие между адресами ячеек блока

1 памяти и его содержимым устанавливается зависимостью:

X=al (g a0 4.j СИ. +f d 4 fP> + ь ...,,) М з,

+до (тн до д М» д М д 1з д) где ro = (1- а 5) (1- 4) З"

= (1- 01. 5) 04.4, 3. = оС5, (1- Ы.4), с(. 5 Ы4, Х вЂ” содержимое ячейки запоминающего устройства с двоичным адресом jd, oL4 0(01.р1 eL<, d 13).

В ячейки блока 2 памяти, определяеадресами f

Предварительно все разряды регистра знаков соседних неизвестных устанавливаются в единичное состояние подачей на управляющий вход 53 узла единичного сигнала. R старшие разряды входов адре са блоков 1 и 2 памяти задается код

000 путем подачи нулевых управляющих сигналов на управляющие входы 55-60 узла. Подачей единичного сигнала на „ управляющий вход 40 узла регистр 13 сдвига устанавливается в нулевое состояние. На входы 26 узла подается код

0000, который коммутатором 8 подключается к младшим разрядам Входа адреса блока 1 памяти по еинничному сигналу на управляющем входе 68. Этот же код через элементы И, группы элементов H 14, открытые единичными сигналами, снимаемыми с выходов регистра 12 знаков соседних неизвестных, подается на младшие разряды входа адреса блока 2 памяти. -На управляющие входы ЗОи 31 узла подаются сигналы записи в блоки 1 и 2 памяти и код нуля, находящийся в регистре 13 сдвига, записывается в нулевые ячейки блоков 1 и 2 памяти.

Далее коэффициент 40;, -, поступающий на информапионные входы узла 27, по единичному сигналу на управляющем входе 4-5 узла, заносится в преобразователь 23 в прямой код через коммугатор 11, один разряд которого аналогичен разряду коммутатора 10, по . единичному сигналу на управляющем входе 70 узла. С выхода преобразователя 23 в прямой код коэффициент ДО ° °

1ij через коммутатор 9, по единичному сигналу на управляющем входе 35, принимается в регистр 13 параллельным кодом, по единичному сигналу на управляющем входе 38 узла. На входы 26 узла подается код 0001, который аналогично коду 0000 подключается к младшим разрядам входов адреса блоков®3. и 2 памяти. На управляющий вход 30 подается сигнал записи в блок 1 памяти и коэффициент аО; -, снимаемый с выходов

11 регистра 13 сдвига, помещается в первую ячейку блока 1 памяти. На управляющий вход 39 узла подается сигнал сдвига, но которому содержимое регистра 13 сдвига сдвигается на один разряд влево, что соответствует умножению коэффициента 404 ° на два. На управляющий вход 31 подается сигнал записи в блок

2 памяти и величина 2с10. - с выхо1(1 дов регистра 13 сдвига записывается в ячейку с адресом 1. Далее выполняются два цикла формирования содержимого второй и третьей ячеек блоков 1 и 2 памяти. Коэффициент СО „, аналогично коэффициенту С1О „. с информационных входов

27 узла через коммутатор 11 принимается в преобразователь 23 в прямой код

9266

7 и через коммутатор 9 передается B pe гистр 13 сдвига. На вход 26 узла подается код 0000, который коммутатором

8 подключается к младшим разрядам входа адреса блока 1 памяти. На управ- 5 ляюший вход 30 узла подается сигнал чтения блока 1 памяти. Информационный выход блока 1 памяти коммутатором 10 подключается к второй группе входов сум ° матора 4, первая группа входов которого соединена с выходами регистра 13 сдвига. Коэффициент СО „° суммируется

4tФ на сумматоре 4 с содержимым нулевой ячейки блока 1 памяти. Результат сум,мирования по управляющему сигналу на 15 управляющем входе 37 узла через коммутатор 9 принимается в регистр 13 сдвига по единичному сигналу на управляющем входе 38 узла. После этого на входы 26 узла подается код 0010, ко- 20 торый коммутатором 8 и группой элементов И 14 подключается к младшим разрядам входов адреса блоков 1. и 2 памяти. На управляющий вход 30 узла подается сигнал записи в блок 1 памяти 25 и коэффициент СО„. помещается во вторую ячейку блока. 1 памяти. По сигналу сдвига на управляющем входе 39 содержимое регистра 13 сдвигается на один разряд влево. На управляющий вход зо

31 подается сигнал записи в запоминающее устройство 2 и во вторую ячейку его помещается величина 2 -СО; - . В результате второго цикла вновь происходит занесение коэффициента СО, в ре-: З5 гистр 13 сдвига через коммутатор 9 по единичному сигналу на управляющем входе

35 из преобразователя 23, чтение из первой ячейки блока 1.. памяти коэффициента бО °, суммирование на сумма- 4О

f5 торе 4 содержимого регистра 13 с выходом данных запоминающего устройства 1, подключенного к сумматору коммутатором

10, запоминание результата суммирования в регистре 13 и запись по адресу

00 001 1 суммы CO + Д 0 „- в блок

113 1

1 памяти, а в блок 2 памяти йо тому же адресу кода величины 2 (СО„, +

+80 . ). Далее в преобразователь 23

lg заносится код коэффициента ЬО; . и в

Ф течение последующих четырех циклов: занесение коэффициента в регистр 13чтение из блока 1 памяти — суммирование на сумматоре 4 — прием в регистр

13 - запись в блок 1 памяти содер55 жимого регистра 13 — запись в блок 2 памяти, сдвинутого на один разряд влево содержимого регистра 13, ФормиРу- t ется содержимое ячеек 4-7 блока l na67 8 мяти, т.е. суммы ЬО;, + О,Ф01 > +

+30 ° и содержимое ячеек 4-7 блока

1 f3

2 памяти, представляющее собой величины

2 (ЬО + О), 2 (ЬО д + 0, ), + ЙО ° ). Прв этом дэ входы 26 устройства должна подаваться следующая последовательность кодов: 0000, 0100, 0001,0101,0010,0110,001.l,0111.На управляющие входы 55-57 и 58-60 узла в это время подается код 000.После этого в преобразователь заносится коэффициент 60. и в течение последу1 f$ ющих 8 циклов формируется содержимое ячеек 8-1.5 блоков. 1 и 2 памяти. На вход 26 узла подается такая последовательность кодов 0000, 1000, 0001, 1001..э.,0110, 1110, 0111, 1111.

На этом формиррвание сочетаний сумм коэффициентов для уапа (1, j ) заканчивается. Далее аналогичным образом осуществляется формирование содержимого ячеек 16-31 блоков 1 и 2 памяти, в которые заносятся сочетания сумм коэффициентов по О, 1, 2, 3, 4 членов для узла (i + 1, j ). При этом на управляющих входах 55-57 и 58-60 узла устанавливается код 001.. Процесс формирования сочетаний сумм коэффициентов повторяется как для узла (i, j ), только с информащюнных входов узла 27 в нужные моменты снимаются в преобразователь 23 коэффициенты для узла (1 +1 1 ) 1,.С1; .,+"

После этого на управляющих входах 5557, 58-60 устанавливается код 010 и аналогичным образом формируются сочетания сумм коэффициентов с3 9. СЙ ° Ь1; -, Сй ° ° для узла (1, 4 + 1).. При формироваййи сочетаний сумм козффициен тов М„,,СЪ °, о 3 ° -, (3$ „* для узла (3 + 1, j + 1 } на управляющих входах 55-57 и 58-60 устанавливается код 011. После окончания формирования сочетаний сумм коэффициентов для четырех узлов в ячейки блока 1 памяти с ацресами 68-72 заносятся правые части р 8 х урией ;„

Для этого на уйравляющие входы 57-58 узла подается код 100. Значение 1,", ° принимается с информационного входа 27, подключаемого коммутатором 11, по сигналу на управляющем входе 70, к входу преобразователя 23, по сигналу на управляющем .входе 45, параллельлым кодоМ в регистр преобразователя 23. С выхода преобразователя 23 значение через

9 0266 коммутатор 9 по сигналу на управляющем входе 35 принимается в регистр 13 сдвига, по сигналу на входе 38. На информационные входы 26 узла подается код 0100, который подключается комму- 5 татором 8 по сигналу на управляющем . входе 68, к младшим разрядам входа адреса блока 1 памяти. На управляющий

:,вход 30 узла подается сигнал записи в блок 1 памяти и значение f помешает 10

I9 ся в ячейку с адресом 68. Айалогичным образом значения f1 ., E1 +4, Г . помещаются в ячейки с адресами 69-72, для чего на инфор.мационные входы 26 узла подаются коды: 15

0101, 0110, 0111, 1000. Далее в ячейки блока 1 памяти с адресами 6468 заносятся нулевые начальные при.ближения искомого решения в узлах .(i,j ),(i+1, у),(,j+1), m (1 +1, j+1) и поправки % - - соотf ветственно. Для этого на управляющий вход 40 узла подается сигнал сброса и регистр .13 сдвига устанавливается в ноль.: На входах 55-57 устанавливается 25

;код 100. На входах 26 узла последова тельно устанавливаются коды ОООО, 0001, 0010, 0011, 0100, которые коммутатором 8 по сигналу на управляюь„eel входе 68 подаются в младшие раз- зо ряды адреса блока 1 памяти. После установк,и,очередного кода на входах адреса на управляющий вход 30 подается сигнал записи и код нуля, снимаемый с выхОдов регистра сдвига, помещается в "соответствующую ячейку блока 1 памяти. Ha этом первый этап работы устройства заканчивается.

На втором этале осуществляется вы- 4О числение нового приближения решения по расчетным формулам. Реализация каждой из формул включает подготовительные операции, необходимые для занесения значений соответствующих переменных, участвующих в вычислении, в младшие разряды регистра 13 сдвига и в преобразователи 23, 24, непосредственно .вычисление и занесение вычисленного значения соответствующей переменной в блок памяти.

Подготовительные операции для реализации первой формулы состоят в следующем. На управляющих входах 55-57 узла устанавливается код 100, а на информационном входе 26 код 0001.

Это обеспечивает подачу на входы адреса блока 1 памяти адреса 65. По сигналу чтение на управляющем входе 30

67 10 узла считывается значение 0 ° на

1 ф, предыдущей итерации хранящееся в ячейке 65 блока 1 памяти, и через коммутатор 10, сумматор 4 и коммутатор 9, по единичным сигналам на управляющих входах 32 и 37 передается в регистр 13 сдвига. Значение U .. принимается

S)

1+1 также в преобразователь 23 дополнительного кода в прямой код по единичному сигналу на управляющем входе 45. В течение последующих (n +2) тактов (n — разрядность неизвестных и коэффициентов), содержимое старших разрядов регистра 13 сдвигается вправо, в младшие разряды по сигналу сдвига на управляющем входе 41 узла. При этом элементы И, 17 и 18 закрыты. Opновременно со сдвигом содержимого регистра 13 на информационном входе узла устанавливается код 0010, который коммутатором 8 по единичному сигналу на управляющем входе 68 подается в младшие разряды входа адреса блоков памяти 1 и 2. На управляющий вход 30 подаетсч сигнал чтения блока l памяти. Значение

ОЮ) на предыдущей итерации, хра1)И1 нчщееся в 66 ячейке блока .1 памяти, по единичному сигналу на управляющем входе 49 принимается в преобразователь 24. Таким образом, в результате подготовительных операций в блоки 23 и 24 помещаются значения u5. - и 06, 1Ô1i 3 13 j44 соответственно, в младшие разряды регистра 13 знаиение 0@+ ° . На управляющих входах 55-57 устанавливается код 000. По единичному сигналу на управляющем входе 40 старшиФ разряды регистра 13 устанавливаются в нопь.

В течение последующих и циклов осуществляется вычисление нового приближения в узле (1, j. ), для чего реализуется формула (1). В первом цикле ра-. бщгы устройства на этом этапе подаются единичные сигналы на управляющие входы 42, 47, 51, 54, 61, 64, 65, 69.

Зто обеспечивает прием в регистр соседних неизвестных 12 знаковых разрядов Ц и U . из соседних

l "1,; узловых процессоров по входам 25 и

О(°, 0 - из преобразователей + "È

23 и 24 дополнительного кода в прямой код,.выдачу в соседние узловые процессоры знака 0 Ф> находящегося в знако1 j вом разряде младшей части регистра 13 сдвига. Далее в течение п -1 циклов подаются единичные управляющие сигналы на входы 43, 48, 52, 61, 64, 65, 667 14

-го разряда через коммутатор 8 в младшие ! разряды входа адреса блока 1 памяти и поразрядной коньюнкции кодов с выхода регистра 12 и коммутатора 8 в младшие .разряды -входа адреса блока 2 памяти, выдача в соседние узловые процессоры младшего разряда прямого кода (); - (S2

В старшие разряды входов адреса блоков

1 и 2 памяти постоянно подается код

00,1 с управляющих входов 55-57. По сигналу чтения блоков 1 и 2 памяти, подаваемому на управляющие входы ЗО и 31, происходит чтение из comeeTcTвуюших ячеек кода, ранее подготовленного частичного произведения сИ..О. trl bЗ .О.. (г)+с3..(). (г)

id 1,2+2 i,Ä i ß >Р 1ЧД

+d 3. U. ° (г)

jiij i 5+1 и кода коррекции этого частичного произведения в соответствии со знаками, хранящимися в регистре 12. Скорректированное на сумматоре 3 частичное произведение через коммутатор 10 подается.на входы сумматора 4, где суммируется с суммой частичных произведений для предыдуших разрядов, хранящейся в регистре 13.

Сумма с выходов сумматора 4 через коммутатор 9 принимается в регистр 13 по сигналу на управляющем входе 38 узла. По сигналу сдвига на управляющем входе 41 содержимое регистра 13 сдвигается на 1 разряд вправо. В следующем цикле снова подаются сигналы чтения на управляющие входы 30, 31 из соответствующих ячеек бйоков 1 и 2 памяти, выбирается код частичного произведения и соответствующий ему корректирующий код, формируется частичное произведение и добавляется к ранее накопленной сумме частичных произведений для предыдущих разрядов. После прохождения и циклов на управляющих входах

55-57 устанавливается код 100. На информационный вход 26 подается код

0111, который коммутатором 8 подключается к младшим разрядам входа адре- . са блока 1 памяти. Из ячейки с двоичным адресом 1000111 выбирается значение Е„+,2, +, и через коммутатор 10, по сигналу на входе 32, подается на входы сумматора 14. Значение (2; „- ., (Ф4)

1Ф 2Д Ф 2 с выходов сумматора 4 через коммутатор 9 принимается в старшие разряды регистра 13 по: сигналу на управляющем входе 38. На этом реализация четвертой формулы заканчивается. Далее организу— ется запись вычисленного решения в точке (1 +1, 1+ 1) в ячейку блока па13 926 ное значение() -, находящееся в стар(5 f,1)

114 ших разрядах регистра 13 сдвига, по сигналу записи на управляющих входах

30 и 31 узла заносится в ячейку блоков

1;и 2 памяти с адресом 64. По сигналу на управляющем входе 40 старшие разряды регистра 13 устанавливаются в ноль. Далее выполняются. подготовительные операции для реализации четвертой формулы. 20

Из блока 1 памяти по сигналу на управляющем входе 30 читается значение цф)

О, 2., хранящееся в ячейке с адресом 15

66 и передается в регистр 13 через коммутатор 10, сумматор 4 и коммутатор 9. На входы адреса, при этом должен подаваться код 100 с управляющих входов 55-57 узла и 0010 с инфсрмационного входа 26. Значение ОФ) с вы1 13+ 2 ходов блока 1 памяти принимается также в преобразователе 24 по сигналу на управляющем входе 49. На входах 55-57 и 26 устанавливаются коды 100 и 0001.

По сигналу чтения из ячейки 65 блока 1

2 памяти считывается значение U(- ) - и

1+ по сигналу на входе 45 принимается в преобразователь 23. Одновременно значение

92 () 2 ° по сигналу на входе 41 сдвигается в младшие разряды регистра 13. В результате этих операций значение 0(2

i )341 помещае;гся в преобразователь 24 в прямой код и младшие разряды регистра 13, () .. - в блок 23. Старшие разряды (92

1Ф 2ly регистра 13 по сигналу на управляющем входе 40 устанавливаются в ноль. На управляющих входах 55-57 устанавливается код 011 и в течение последующих

И циклов работы устройства вычисляется новое приближение в узле (i + 1, 40

;2 +1), путем реализации формулы (43.

В первом цикле единичные сигналы подаются на управляющие входы 42,47,51, 54,62,63,66,67. Это обеспечивает прием в регистр знаков соседних неизвестных

l2 знаков (); i) и U,1 из со(52 (S 2

14 2Д4 седних узловых йроцессоров по входам

25 и 0„- .+< О,+,2 ° из преобразователей 23 и 24, выдачу в соседние узловые процессоры знака () .+, из .знако(,Я

I5 50 вого разряда младшей части регистра 13.

В последующие и -1 цикл подаются единичные управляющие сигналы на входы

43, 48,52,62,63, 66,67. Этим обеспечивается прием последовательно, начиная с младших разрядов, прямых кодов (/ ° ) (92 1 4 и() . - о из соседних узловых точек по axohaM 25 р U(2 ., ()(- ) из

112,j jib+2 преобразователей 23 и 24, подача каждого

15 92rr мяти с адресом 67. Для этого на информационные входы 26 узла подается код 0011, который коммутатором 8 подключается к младшим разрядам входа адреса блока 1 памяти. На входах

55-57 при этом должен быть код 100.

По сигналу записи на управляющем входе 30 информация с выходов старших разрядов регистра 13 сдвига помещается в указанную ячейку, ro

Далее выполняются подготовительные операции для реализации третьей формулы. Старшие разряды регистра 13 устанавливаются в ноль по сигналу на управляющем входе 40. На входы адреса бло- 1 ка 1 памяти подается код 100 с управляющих входов 55 — 57 и 0011 с информационных входов 26 через коммутатор 8. Значение U (- " - с входов бло f< f +1 ка 1 памяти принимается в регистр 13 через коммутатор 10, сумматор 4 и коммутатор 9 по сигналам на управляющих входах 32, 37, 38 и в преобразователь

23 по сигналу на управляющем входе 45.

На управляющих входах 55-57 и информа- 5 ционном входе 26 устанавливаются соответственно коды 100 и 0000. По сиг- . налу чтения на управляющем входе 30 из ячейки с адресом 64 читается значение 0® и с выходов блока 1 памяти зо принимается в преобразователь 24 в прямой код по сигналу на управляющем входе 49. Одновременно значение О - „°

" 1+113+1 по сигналам сдвига на входе 41 сдвигается в младшие разряды регистра 13.

Старшие разряды регистра 13 по сигналу на управляющем входе 40 устанавливаются в ноль. На этом подготовительные операции для вычисления 0 ° - „ закан(ь+ У

1 г + ч иваются. 4О

На управляющих входах 55-57 устанавливается код 010 и в течение последующих и циклов работы устройства вычисляется новое приближение решения в узле (1, + 1) путем реализации третьей формулы. B первом цикле на управляющие входы 42, 47, 51, 54, 62, 63, 65, 69 подаются единичные управляющие сигналы. Это обеспечивает прием в ре50 гистр 12 знаков соседних неизвестных знаковых разрядов Ц(. " . и 0 (" из м 4, 3 >>3+% соседних узловых процессоров по входам

25 g U(- "-,0 э ." из преобразова1Ф4, б 4 телей 23,24 в прямой код соответственно, выдачу в соседние узловые процес55 соры знака 0 .„- „из знакового раз(+ )

1ч(3б1 ряда младшей части регистра 13. В последующие (rl -1) цикл подаются единичные управляющие сигналы на входы

43,48,52,62,63,65,59. Этим обеспечивается прием последовательно, на.чиная с младших разрядов прямых кодов ц (фб4 ) Я+1) и 0 „. из соседних узловых точек по входам 25 и g(+"). U()

1 ч,3б1 1,3 из блоков 23 и 24, подача каждого и --го разряда через коммутатор 8 в младшие разряды входа адреса блока 1 памяти и поразрядной коньюнкции кодов с выхода регистра 12 и коммутатора 8 в младшие разряды входа адреса блока 2 памяти, выдача в соседние узловые процессоры младшего разряда прямого кода U I< 1 ., из соседней узловой точки по выходу 28.

По сигналу чтения блоков 1 и 2 памяти, подаваемому на управляющие входы ЗО, 31, происходит чтение из соответствующих ячеек кода, ранее подготовленного частичного произведения с ;> (M.„- О; .(q Cg, ()..р +

4 дЙ 0 и кода коррекции частичного произведения в соответствии со знаками, хранящимися в регистре 12.

Скорректированное на сумматоре 3 частичное произведение через коммутатор

10 подается на входы сумматора 4, где суммируется с суммой частичных произведений для предыдущих разрядов, храняшдйся в регистре 13. С выходов сумматора 4 сумма через коммутатор -9 принимается в регистр 13 по сигналу на управляющем входе 38 узла. Данее содержимое регистра 13 сдвигается на один разряд вправо по сигналу сдвига на входе 41. После этого указанная последовательность действий повторяется для очередного разряда. После прохождения tl -1 цикла обработки значащих разрядов на управляющих входах 55-57 устанавливается код. 100. На информационный вход

26 подается код 0110, который коммутатором 8 подключается к младшим разрядам входа адреса блока 1 памяти. Из ячейки с двоичным адресом 100 0110 выбирается значение Е„ б и через ком- .

111 мутатор 10 по сигналу на входе 32 по дается на входы сумматора 4. Значение (Qg gf

0; - . с выходов сумматора 4 через коммутатор 9 принимается в старшие разряды регистра 13 по сигналу на управляющем входе 38. На этом реализация третьей формулы заканчивается, Далее организуется запись вычисленного решения в точке (j, 1 +1) в ячей18 единичные управляющие сигналы на входы

43, 48, 52, 6 l. 64, 66, 67. Этим обеспечивается прием начиная с младших заэр о> прямых кодов О !.q и (ВЧ) (64 )

i4. 13 1Ф115441 из соседних узловых точек по входам

25 и О,-, !.! ° „° „из преобразовате94- 1 (9 Ф 1 )

113 1+1 3И лей 23 и 24, подача каждого р -го разряда через коммутатор 8 в младшие разряды входа адреса блока 1 памяти и поразрядной коньюикции кодов с выхода регистра 12 и коммутатора ь в младшие разряды входа адреса блока 2 памяти, выдача в соседние узловые процессоры младшего разряда прямого кода ой!3 из узловой по выхоцу 28. По сигналу чтения блоков 1 и 2 памяти, подаваемому на управляющие входы 30, 31, происходит чтение из соответствующих ячеек кода ранее подготовленного частичного произведения

U..МЫ;;, Ы+(;.U.„.È+

М 115 1,5 1+1!), 1.!

ФВ1,501И,511 3 и кода коррекции частичного произведения в соответствии со знаками, хранящимися в регистре 12.

Скорректированное на сумматоре 3 частичное произведение через коммутатор 10 подается на входы сумматора 4, где складывается е суммой частичных произведений для предьщущих разрядов, хранящейся в регистре 13. С выходов сумматора 4 через коммутатор 9 сумма принимается в регистр 13 по сигналу на управляющем входе 38 узла. Содержимое регистра 13 по сигналу на управляющем входе 41 сдвигается на один разряд вправо. Затем укаэанная последовательность действий повторяется для очередного разряда соседних неизвестных, поступающих на входы узла. После прохождения и -1 такта обработки зна чащих Разрядов на управляющих входах

55-57 устанавливается код 100. На информационный вход 26 подается код

0110, который коммутатором 8 подключается к младшим разрядам входа адреса блока 1 памяти. Из-ячейки с двоичным адресом 100 0110 выбирается значение ; „и через коммутатор 10 g !

5 по сигналу на входе 32 подается на входы сумматора 4; Значение О(; !

4 1 3 выходов сумматора 4 через коммутатор

9 принимается в старшие разряды регистра 13 по сигналу на управляющем входе 38 На этом реализация формуль (2) заканчивается. Далее организуется запись вычисленного решения в точке

17 926667 ку блока памяти с адресом 66. Для этого на информационные входы 26 узла подается код 0010, который коммутатором 8 подключается к младшим разрядам адреса блока 1 памяти. На входах55-57 при g этом должен быть код 100. По сигналу записи на управляющем входе 30 информация с выходов старших разрядов регистра 13 сдвига помещае:гся в указанную ячейку. 10

После этого выполняются подготовительные операции для реализации второй формулы. Старшие разряды регистра

13 устанавливаются по сигналу на управляющем входе 40 в ноль. С управляющих входов 55-57 в старшие разряды входов адреса блока 1 памяти подается код 100 и 0000 в младшие разряды адреса с информационных входов 26 через коммутатор. 8. Значение О(® (Д 20 с выходов блока 1 памяти принимается в регистр 13 через коммутатор 10, сумматор 4 и коммутатор 9 по сигналам на управляющих входах 32, 37, 38 и в преобразователь 23 дополнительного кода в прямой код по сигналу на управляющем входе 45. На управляющих входах 55-57 и информационном входе 26 устанавливаются соответственно коды

100 и 0011. По сигналу чтения на управляющем входе 30 из ячейки с адресом 67 читается значение U + 3 „и с (944 !

+1, 3+1 выходов блока 1 памяти принимается в блок. хранения и преобразования кода неизвестного по сигналу на управляющем входе 49. Одновременно значение и

О(9 " по сигналам сдвига на входе 41

113 сдвигается в младшие разряды регистра 13. Старшие разряды регистра 13 устанавливаются в ноль по сигналу на

40 управляющем входе 40. На этом подготовительные операции для вычисления

U; ° заканчиваются. На управляющих (Р 4)

"! входах 55-57 устанавливается код 001.

В течение последующих !1 циклов рабо45 ты устройства вычисляется новое приближение решения в узле (1 + 1,1 ) путем реализации второй формулы. В первом цикле на управляющие входы 42,47,51, 54,61, 64, 67 узла подаются единичные управляющие сигналы. Это обеспечивает прием в регистр 12 знаковых разрядов

U . < и о 3-< (Sic} (S+1)

1 4

1 (9+1 процессоров по входам 25 и 0((9+4 J 1!3

U „. „° „из преобразователей 23 и 24

1 !11 +4 55 соответственно, выдачу в соседние узловые процессоры знака 0(из знакового (9Н) 1! разряда младшей части регистра 13. В последующие (и -1) циклы подаются

19 92 (i - 1, j ) в ячейку блока 1 памяти с адресом 65. Для этого в старшие разряды адреса подается код 100 с управляющих входов 55-57 узла, а в младшие разряды — код 0001 с информационного входа узла 26.

По сигналу записи на управляющем входе 3 информация с выходов старших разрядов регистра 13сдвига помещается в выбранную ячейку. Старшие разряды регистра 13 устанавливаются в ноль по сигналу на входе 40 узла. Описанный процесс вычисления 0;,0 -+ .,0; „

0,4 „повторяется фйксировайное чйс(5;44 /

Э ло paa P; задаваемое счетчиком количества итераций сеточной модели..Далее выполняются подготовительные операции для реализации формулы (5).. Из ячейки 64 блока 1 памяти выбирается значение U(- ° путем подачи в младшие tie и старшие разряды входа адреса:соответственно кодов ОООО с входом 26 узла через коммутатор. и 100 с управляющих входов 55-57 и сигнала чтения на управляющий вход 30. Значение

u! P с информационных выходов блока

1 памяти передается через коммутатор

10, сумматор 4 и коммутатор 9, по сигналам на входах 32 и 37 в старшие разряды регистра 13. Прием кода ()Щ

1у J в регистр 13 происходит по управляющему сигналу на входе 38 узла. Путем подачи импульсов сдвига на управляющий вход 41 значение U(сдвигается

it3 в младшие разряды регистра 13. После окончания сдвига старшие разряды регистра 13 по сигналу на управляющем входе 40 устанавливаются в ноль. На управляющих входах 55-57 устанавливается код 000. Подготовительные операции для вычисления R ° . на этом закан1tj чиваются. В течение последующих (n +2) циклов работы устройства реализуется формула (5). На управляющие входы узла

42, 62, 64, 66, 69 подаются единичные управляющие сигналы. Это обеспечивает прием в регистр 12 в первом цикле, по сигналу на управляющем входе 54, знаковых разрядов 0 . -,О,.+о ° (Р) . (Ц(Р., Ц (. из соседних узловых

1 1-tl jijkq. процессоров соответственно входам 25 узла и выдачу знака 0; из знакового (Р) t5 разряда младшей части регистра 13 через элементы И 18 и ИЛИ 21 по выходу в соседние узловые процессоры.

В последующие { n — 1) циклы подаютя единлчные управляющие сигналы на входы 43,62, 64, 66, 69. Этим обеспе-.

66 67 20 чивается подача в младшие разряды адреса блока 1 памяти разрядов прямых (у „(р), ц ) у > кодов Ц q 5 зм4 i1 sU ° q t U из соседни. х узловых процессоров через

5 коммутатор 8 и выдача в соседние узловые пропессорь младшего разряда 0 . ° (Р)

tie из регистра 13 через преобразователь

16 в прямой код, элемент И 17 и элемент ИЛИ 21. Поразрядная коньюнкция о кодов с выходов регистра 12 и коммутатора 8 подается в младшие разряды входа адреса блока 2 памяти. По сигналу чтения на управляющих входах ЗО и

31. происходит чтение из соответствующих ячеек значения ранее попготовленного частичного произведения (с..ц®«p)++ a..u(р) со. о® (r)++

ji 4-Ч . 413 ж3 113 Ч-х

° ча,-,. v !, (. и кода коррекции данного частичного произведения в соответствии со знаками, хранящймися в регистре 12. Скорректированное:на сумматоре 3 частичное произведение через коммутатор 10 нодаетсн на входы сумматора 4, где складьииется с суммой частичных произведений щи предыдущих разрядов, хранящейся s. регистре 13. С выходов сумматора 4 через коммутатор 9 сумма принимается в регистр 13 по сигналу . на управляющем входе 38 узла. Содержимое регистра 13 по сигналу на ущзавляющем входе. 41 сдвигается на один разряд вправо. Затем указанная последовательность действий повторяется для очередного разряда неизвестных постуцающих на входы узла. После прохож-. дения р -1 цикла обработки значащих

40разрядов на управляющих входах 55-57 устанавливается код 100.

На информационный вход узла 26 подается код 1000. По сигналу чтения на управляющем. входе 30 узла из бло45

1ij и через коммутатор 10 передается на вторую группу входов сумматора 4 где складывается с суммой четырех произведений

50 @,-U- *+ ЬО. -0-, -ФСО -U.. +30,u...

Я 1 д 14 14 Ц 1Д 1,j-ч..1ä 1,j+gt накопленной в.,регистре 13 и поступающей на первую группу входов суммато55 ра 4. Из ячейки блока 2 памяти с адресом 64 считывается значение V(. . Для

Р

МУЗ этого на управляющих входах 58- 60 устанавливается код 100, на информационные входы 26 узла подается код

21 0266

0000 и подается сигнал чтения на управляющий вход 31. На сумматоре 3 по сигналу на управляющем входе 34 формируется дополнительный код () ., ко1f тарый коммутатором 10 подключается к входам сумматора 4. Сумма с выходов сумматора 4 принимается в регистр

13 по сигналу на управляющем входе 38.

На этом реализация формулы 5 заканчивается. Значение P ° ° помещается в ячей-10

115 ку 65 блока 2 памяти. Для этого на управляющих входах 58-60 устанавливается код 100, на информационных входах

26 код 0001 и подается сигнал записи на управляющий вход 31.

i 15

Для реализации формулы (6) регистр

13 сдвига устанавливается в ноль и на управляющие входы 55-57 узла подается код 000. В течение последующих (n е 1) лиилов осуществляется вытисле- 2в ние% ° .. В первом цикле подаются

Ф1)

113 единичные сигналы на управляющие входы 42,62, 64, 66,69, что обеспечивает прием по сигналу на управляющем входе

54 в регистр 12 знаковых разрядов 25 соседйих узловых процессоров с входам узла 25 и выдачу знака% Я по выходу

1Д

28 в соседние узловые процессоры. Далее в течение (n -1) цикла единичные 30 сигналы подаются на управляющие входы

44, 62,64,66, 69, чем обеспечивается подача в младшие разряды адреса блока

l памяти младших разрядов прямых кОДОв %. j у 9 д.Я j «94» g +1 р1 .35 (s) . е,

ИЛИ 21. Поразрядная коньюнкция кодов с выходов регистра 12 и коммутатора

8 подается в младшие разряды входа адреса блока 2 памяти. По сигналу чтения на управля4ощих входах 30 и 31 про-45 исходит чтение:из соответствующих ячеек значения ранее подготовленного часг тичного произведения с(0„ 4 %„ g (г) +

+5011,3%11 3 3(г3+ CO113%1 id Г„1 +

+с О; - ф; -,, f g и кода коррекции данного частичного произведения в соответствии со знаками, хранящимися в регистре 12.

Скорректированное на сумматоре 3 частичное произведение через коммутатор

10 подается на входы сумматора 4, гдескладывается с суммой частичных произведений для предыдущих разрядов, хра67 22 нящейся в регистре 13. С выходов сумматора 4 через коммутатор 9 сумма принимается в регистр 13 по сигналу на управляющем входе 38 узла. Содержимое

1 регистра 13, по сигналу на управляющем входе 41 сдвигается на один разряд вправо. Затем укаэанная последовательность действий повторяется для очередного разряда соседних неизвестных поступающего на входы узла. После прохождения (й -1) цикла обработки значащих разрядов на управляющих входах 58-60 устанавливается код 100, все разряды регистра 12 по сигналу-на управляющем входе 53 устанавливаются в единичное состояние, на информационные входы 26 узла подает ся код 0001. По сигналу чтения на управляющем входе 31 значение К ° выби1tj рается иэ ячейки 65 блока памяти. Путем добавления на сумматоре 3 единицы, поступающей на управляющий вход 34 к обратному коду R-, снимаемому с выходов группы инверторов 22, формируется дополнительный код Р- ° . Полученный

1. код с выходов сумматора 3 через коммутатор 10 по едшшчному сигналу Hà управляющем входе 33 передается на вторую группу входов сумматора 4, где складывается с суммой четырех произведений аа;.%1 Î.3 +Ьо ef1 и) +со 3

%1. - <+ cfg; - N< >4, накОпленнОй В регистре 13 и поступающей на первую группу входов сумматора 4. Результат сложения принимается в регистр 13. В течение последующих (и +2) тактов знау-

S+ 1) чение@) . сдвигается в младшие разря)>j ды регистра 13 по сигналу на управляю щем входе 41. Процесс вычисления

4/ - . повторяется циклически фиксиро(94 1)

1у5 вайное число раз Я, задаваемое счетчиком количество итераций сеточной модели. В последнем Q -M цикле сдвиг Щ в младшие разряды регистра 13 пронзаю дится после записи Щ " в блок..1 па11,) мяти. Для этого на управляющие входы

55-57 узла подается код 100, на информационные входы 26 — код 1001. Посигналу записи на управляющем входе

30 узла значение%(помещается в

1л ячейку с адресом 73 блока 1 памяти, а затем в течение (11 + 2 ). тактов подаются сигналы сдвига на вход 41. Далее вычисляется очередное приближение решения в узле (1, 4 ) по формуле (7).

Старшие разряды регистра 13 устанавливаются в ноль по сигналу на управляющем входе 40. На информационном входе 26 узла устанавливается код 0000.

Значение 0 0 ). по сигналу чтения на

113

23 9266 управляющем входе 30 считывается из

64 ячейки блока 1 памяти. По сигналу на управляющем входе 32 U- переда1,j ется через сумматор 4 и коммутатор 9 в старшие разряды регистра 13 сдвига. 5

На управляющих входах 55-57 и информационном входе 26 узла устанавливаются соответственно коды 100 и 1001, на управляющий вход(30 подается сигнал чтения. Значение Ю . выбирается из

1( ячейки с адресом 73 блока 1 памяти.

По Чигналу на управляющем входе 32

Ф/ передается на входы сумматора 4, 1>g где складывается со значением (3 . 3 хранящимся в старших разрядах регист- 15 ра 13. Одновременно значение g) с

1 выходов блока 1 памяти по сигналам на управляющих входах 45 и 49 принимается в преобразователи 23 и 24 дополнительного кода в прямой код. На управ- 2О ляющих входах 55-57 и информационном входе 26 устанавливаются соответственно коды 1 00 и ОООО. По сигналу записи на управляющем входе 30 очередное приближение в узле (1, ), при- З нятое в регистр 13 сдвига с выходов сумматора 4 через коммутатор 9, помещается в 64 ячейку блока l памяти, В течение последующих q тактов на одноразрядных сумматорах 5-7 в последова- зо телеком коде (юомкруюкск суммы $%$f + (Ш

+Ф (- ) и помещаются соответственно

ffj в преобразователи 23, 24 и регистр 13 сдвига. Для этого подаются единичные сигналы на управляющие входы 72 и 7.3, обеспечивающие прием младших разрядов g) . и Ф - - < из соседних узловых а ()+С f444 процессоров соответственно на входы сумматоров 5-7, сигналы сдвига на. вхо- 4О ды 46, 50,41, единичные сигналы на управляющие входы 43 и 74, обеспечивающие выдачу не преобразованного дополнительного кода Щ ., через преобразователь 16 и элемейт И 17 на выход 45 узла 28. В последующем такте по сигналам сдвига на управляющих входах 46, 50 и

41 получеууные суммы сдвигаются на один разряд вправо, что соответствует умножению их на коэффициент 1/2. Сигна- о лы на управляющих входах 72;73 в, это время нулевые. Далее вычисляется очередное приближение решения в узле (1 + 1, 1 +1). Ра управляющие входы

55-57 подается код 100, на информационные входы 26 узла — код 0011. По сигналу чтения на управляющем входе 30 значение U(. выбирается из ячейР)

1+1 j+1 ки 67 блока 1 памяти и по сигналу на

67 24 управляющем входе 32 передается коммутатором 10 на вторые входы сумматора 4, где сумми уется со значением

1/2 (4f, ° +%1, ), поступающим на первые вхоДы, с выхода регистра 13 сдвига. Значение 0 + ° „по сигналу на (Т+1)

3 управляющем входе 38 принимается в регистр 13 и по сигналу записи, подаваемому на управляющий вход 30, вычисленное решение заносится в ячейку 67 блока 1 памяти. .Величина 1/2 (Nl- +Ф- -4 ), И) (Ю

3 по сигналам на управляющих входах 3 и 38 через коммутатор 9 передается из преобразователя 24 в старшие разряды регистра 13. На управляющие входы 5557 и информационные входы 26 узла подаются коды 100 и 0010 соответственно, Это обеспечивает. выборку, по сигналу чтения на управляющем входе 30 значения U ° ° „из ячейки 66 блока памя(Pl

14И ти. Очередйое приближение решения в узле (1/<6 ) вычисляется путем суммирования на сумматоре 4 кода с информационного выхода блока 1 памяти; подключаемого к сумматору 4 коммутатором 10 по единичному сигналу на управляющем входе 32, и величины, хранящейся в старших разрядах регистра 13.

Полученная сумма через коммутатор 9 по сигналу на управляющем входе 37 принимается в регистр 13 по сигналу на входе 38. На управляющий вход 30 подается сигнал записи и вычисленное значение ц + помещается в ячейку 66 (Т+1) блока 1 памяти. В старшие и младшие разряды входа адреса блока 1 памяти подаются коды 100 и 0001 соответственно с управляющих входов 55-57 и информационного входа 26 узла. Значение

1/2 (W + (;4 >- ) принимается по сиг(Ж (Я

ff f3 налу на входе 38 йз преобразователя 24 через коммутатор 9, по единичному сигналу на управляющем входе 36 в регистр сдвига 13. На управляющий вход 30 подается сигнал чтения. Значение 0 +4 (,Р)

f выбранное из ячейки 65. блока 1 памяти, подаваемое на входы сумматора 4 через коммутатор 10 по сигналу на входе 32 узла, складывается с величиной, находящейся в регистре 13. Вычисленное новое приближение решения в узле {3+4, ) по сигналу на управляющем входе 38 принимается в регистр 13 сдвига. По сигналу записи на управляющем входе 30 значение 0 1д, . заносится в ячейку 65 блока (тих!

Ф3

1 памяти. На этом вычисление нового приближения решения в узлах (, ., (1 +1, ),.(1, )+1), (+1, 1+1) за25 9266 канчивается. Подавая на входы 55-57 и

26 узла коды 100 0000, 100 0001, 100 0010 и 100 0011 можно, по управляющему сигналу на входах 44- узла и сигналу чтения на входе 30, осуществить считывание полученного решения по выходам 29 узла., Предлагаемое устройство благодаря наличию новых элементов и связей между ними позволяет ускорить процесс полу- 10 чения решения. формула изобретения

Вычислительный узел цифровой сетки для решения дифференциальных уравнений в частных производных, содержащий 5 первый блок памяти, выход которого соединен с первым входом первого сумматора, выход которого подключен к первому входу первого коммутатора, второй ком,мутатор, выход которого соединен с пер- 20 вым входом регистра сдвига, первый выход которого подключен к первому входу первого блока памяти, второй вход которого соединен с выходом третьего коммутатора, первая группа элементов И, первый элемент И, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия устройства,. в него введены второй блок памяти, группа элементов

НЕ, вторая группа элементов И, второй э 30 третий и четвертый элементы И, второй, 1 третий, четвертый и пятый сумматоры, элемент ИЛИ, первый, второй и третий преобразователи дополнительного кода в трямой код, четвертый коммутатор, выход которого соединен с первым входом

35 первого преобразователя дополнительного кода в прямой код, первый выход которого соединен с первым входом второго. коммутатора, второй вход которого подключен к первому выходу второго преоб40 разователя дополнительного кода в прямой код, вторые входы первого и второго преобразователей дополнительного кода в прямой код подключены к первой группе входов третьего коммута-.

45 тора и к первым входам второго и третьего сумматоров, вторые входы которых соединены с выходами первого и второго элементов И, выходы которых подключены к входам четвертого сумматора, выход которого соединен с вторым входом

67 26 регистра сдвига, второй выход которого подключен к первому входу третьего преобразователя дополнительного кода в прямой код, выход которого подключен к первому входу третьего элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого подключен к выходу четвертого элемента И, первый вход которого соединен с вторым входом третьего преобразователя дополнительного кода в прямой код и подключен к третьему выходу регистра сдвига, выход второго сумматора соединен с вторым входом первого преобразователя дополнительного кода в прямой код, выход третьего сумматора соединен с первым входом второго преобразователя дополнительного кода в прямой код, второй вход которого соединен с первым входом четвертого коммутатора, с входами элементов И первой группы, с вторым входом первого коммутатора и подключен к выходу первого блока памяти, выход третьего коммутатора соединен с входами регистра, с первыми. входами элементов И второй группы и подключен к второму входу первого блока памяти, выход регистра соединен с вторыми входами элементов И второй группы, выходы которых подключены к первому входу второго блока памяти, второй вход которого соединен с выходом регистра сдвига, выход второго блока памяти через группу элементов HE подключен к второму. входу первого сумматора, выход первого коммутатора подключен к первому входу пятого сумматора второй вход которого со. единен с выходом регистра сдвига, выход пятого сумматора подключен к третьему входу второго коммутатора, вторая группа входов третьего коммутатора соединена с первыми входами первого и второго элементов И.

1 .Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 546891, кл. G 06 Р 15/34, 1977.

2. Авторское свидетельство СССР по заявке № 2717710/18-24, кл. Я 06 Г 15/32, 1979 (прототип),