Устройство для моделирования цифровых объектов

 

Союз Советсиин

Социапмстичесиик

Респубпии

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

«< 898438 (6l ) Дополнительное к авт. сеид-ву— (22)Заявлено 05.10 79 (21) 2855853/18-24 с присоеаинениети заявки М— (23) Приоритет— (5I)М. Кл.

С 06 Г 15/20

Гасударственный квинтет яа делам изобретений и аткрытнй

Опубликовано 15. 01. 82. Бкмлетеиь М 2

Дата опубликования описания 17.01.82 (53) УДК 681. 333 (088. 8) (72) Автор изобретения

В. А. Сечкин (71) Заявитель (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ЦИФРОВЫХ

ОБЪЕКТОВ

Изобретение относится к вычислительной технике и может быть использовано для проверки правильности работы проектируемых логических схем различных объектов цифровой техники и автоматики в процессе их разработки, а так><е для исследования эффективности (полноты ) контролирующих тестов, применяемых при производственном и эксплуатационном контроле этих объектов.

Известно устройство для моделирования цифровых объектов, содержащее переменную моделирующую струкlS туру, представляющую собой набор сменнь<х интегральных схем, состав которых определяется типом моделируемого объекта и которые связаны через разъемные соединения с наборным полем, выполненным s виде совокуп" ности штепсельных гнезд, подключенных ко входам интегральных схем и соединяемых с помощью проводников в соответствии с логической схемой моделируемого объекта (1).

Недостатком известного устройства является большая трудоемкость набора требуемых соединений интегральных схем, вызванная тем, что все эти операции производятся вручную.

Наиболее близким к предлагаемому техническим решением является устройство, содержащее блок переменной моделирующей структуры, коммутатор, регистр, блок переключения разрядов, блок управления и блок памяти, выходы интегральных схем блока моделирующей структуры соединены с первыми информационными входами коммутатора и информационным выходом устройства, вторые информационные входы коммутатора соединены с информационным входом устройства, входы блока переменной моделирующей структуры соединены с выходами регистра, информационные входы кото898438 рого соединены с выходами блока переключения разрядов, первые вход и выход блока управления соединены соответственно с выходом и входом блока памяти; второй, третий, четвертый и пятый выходы блока управления соединены соответственно с информационным входом блока переключения разрядов, с управляющим входом блока переключения разрядов, с управ- 16 ляющими входами регистра и коммутатора и с управляющим выходом устройства; второй и третий входы блока управления соединены соответственно . с выходом коммутатора и с управляющим входом устройства.

При работе известного устройства— реализуется программируемый последовательный обмен информацией между вы-

20 ходами и входами интегральных схем, входящих в блок переменной моделирующей структуры, в соответствии с таблицей их соединений в моделируемом обьекте. При этом соединение заданного выхода некоторой микросхемы с входами других микросхем задается программно в виде цепочки команд, где первая команда указывает номер (адрес } данного выхода, а пос36 ледующие команды - номера (адреса ) входов, с которыми этот выход должен быть соединен (2 j.

Несмотря на то, что в известном

35 устроистве существенно снижены затраты ручного труда при наборе требуемых соединений интегральных схем за счет автоматизации набора внутренних соединении между выходами и exo" дами, все же доля ручных операций, связанных с соединением выходов микросхем с коммутатором и входов микросхем с регистром, остается значительной. В современных микросхемах отсутствует унификация нумерации входов и выходов микросхем, т.е. у разных микросхем вывод с одним и тем же номером может оказаться как входом, так и выходом. Это не позволяет использовать постоянные соеди- © нения выходов микросхем с коммутатором и входов с регистром, поэтому для каждого нового набора микросхем эти соединения приходится производить заново, что приводит к большим Ы потерям рабочего времени.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в устройство, содержащее и наборных полей, блок памяти, выход и вход которого соединены соответственно с первыми входом и выходом блока управления, второй, третий, четвертый и пятый выходы которого соединены соответственно с информационным входом блока переключения разрядов, с управляющим входом первого регистра, с управляющим выходом устройства, с управляющими входами блока переключения разрядов и коммутатора, выход которого подключен ко второму входу блока управления, третий вход которого является управляющим входом уст-.ройства, информационные выходы блока переключения разрядов соединены с информационными входами первого регистра, первая группа информационных входов коммутатора является информационными входами устройства, введены второй регистр и и переключателей, выходы которых подключены ко второй группе информационных входов коммутатора и являются информационными выходами устройства, выход каждого наборного поля соединен с управляющим входом и соответствующего переключателя, первый и второй информационные входы каждого из которых соединены с соответствующими информационными выходами второго и первого регистров, информационные выходы блока переключения разрядов поДключены к соответствующим информационным входам второго регистра, управляющий вход которого соединен с шестым выходом блока управления.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 схема блока управления, Устройство содержит и наборных полей 1, информационный выход 2 устройства, коммутатор 3, информационный вход 4 устройства, первый регистр 5, блок б переключения разрядов, блок

7 управления, управляющие вход 8 и выход 9 устройства, блок 1О памяти, переключатели 11 и второй регистр 12.

Блок 7 управления (см,фиг.2) содержит первый триггер 13, схему 14 сравнения, второй триггер 15, генератор 1б управляющих сигналов, регистр

17 команды и счетчик 18 адресов, причем первый выход регистра 17 соединен с первым входом схемы 14 сравнения, 898438

5 второй вход которой соединен с прямым выходом первого триггера, с первым входом регистра команды и является вторым выходом блока 7 управления, выход схемы сравнения соединен 5 с информационным входом второго триггера вход синхронизации которого сое1 динен с первым выходом генератора управляющих сигналов, прямой выход второго триггера соединен с первым входом генератора управляющих сигналов, второй, третий, четвертый и пятый выходы которого соединены соответственно со входами синхронизации первого триггера, с третьим выходом блока управления, с первыи входом счетчика адресов и со вторым входом регистра команды, второй вход генератора управляющих сигналов соединен со вторым выходом регистра команды, третий выход которого подключен ко второму входу счетчика адресов, выход которого является первым выходом блока управления, информационный вход первого триггера явля- 5 ется вторым входом блока управления, первый вход которого подключен к третьему входу регистра команды, четвертый вход которого является тре" тьим входом блока управления, четвер-5 тый выход которого соединен с четвертым выходом регистра команды, пятый выход которого является пятым вы" ходом блока управления, шестой выход которого подключен к шестому выходу 35 генератора управляющих сигналов.

Устройство работает следующим образом.

Перед началом моделирования заданного цифрового объекта в состав наборного поля 1 включается тот набор интегральных схем, который используется в объекте. Подключение интегральных схем осуществляется с ,помощью специальных колодок, выводы которых имеют электрический контакт с выводами микросхем и жестко соединены с общими магистраляии соответствующих переключателей 11. Переключатели 11 имеют общую магистраль, которая может использоваться как для ввода, так и для вывода информации, а также информационный вход, 55 выход и управляющий вход, с помощью которого осуществляется настройка переключателя либо на прием, либо на передачу информации.

В блоке 1О памяти размещается таблица настройки переключателей 11 и таблица соединений интегральных схем описывающих их реальные связи в объекте. Первая таблица служит для настройки каждого переключателя 11 на прием информации, если соответствующий еиу вывод интегральной схемы является входои, или на передачу информации, если соответствующий вывод является выходои. Во второй таблице каждая строка задает одну электрическую цепь объекта, соединяющую определенный выход некоторой интегральной схемы наборного поля 1 или внешний вход объекта (один из входов 4 устройстваь со всеми входами интегральных схем поля 1, являющимися нагрузкой этого выхода или внешнего входа. Одна строка таблицы соединений представляется цепочкой команд, каждая из которых содержит адресное поле и два дополнительных разряда. Адресное поле служит для указания номера входа или выхода той или иной интегральной схемы. Первый дополнительный разряд служит для указания границы цепочки команд, а второй для указания предыдущего состояния("1" или "0") источника сигнала, т.е. выхода интегральной схемы или внешнего входа устройства, к которому относится данная цепочка команд.

Предлагаемое устройство предназначено для использования совместно с внешними по отношении к нему сред" ствами управления, например ЭВИ, обеспечивающими автоматизацию процесса исследования моделирования объекта.

При этом 388 обеспечивает приложения тестов н входу 4 устройства, а также

У снятие и анализ выходных последовательностей -;реакций модели на эти тесты с выхода 2 устройства. Вход 8 и выход 9 устройства служат для внешней синхронизации устройства от ЭВМ.

Работа устройства начинается с настройки переключателей 11, для че" го в соответствии с первой таблицей, размещаемой в блоке 10 памяти, блок

? управления через блок 6 переключения разрядов устанавливает разряды второго регистра 12 в заданное состо яние. Вычисление логических состояний моделируемого объекта осуществляется в каждом такте t для прикладываемой к выходам 2 последовательности тестовых сигналов, после чего

898438

3ВН задает на входе 8 сигнал, разрешающий начало процесса вычисления модели в этом такте. Под воздействием блока 7 управления начинается цикл операций, соответствующих пер- S вой итерации моделирования объекта в такте t. Этот цикл начинается с чтения первой команды первой цепочки команд. Сигнал с выхода интегральной схемы, адрес которого задается в адресной части команды, через коммутатор 3 поступает в блок 7 управления, где сравнивается с содержимым дополнительного разряда команды, ука.— зывающего предыдущее состояние этого выхода. Если имеет место несравнение, то этот факт фиксируется в блоке 7 и, кроме того, в данной команде инвертируется значение дополнительного разряда и модифицированная команда вновь записывается в блок 1Î памяти,. Если же несравнения нет, то указанные действия не производятся. Затем состояние выхода интегральной схемы передается через

2S блок 6 в соответствующий разряд регистра 5, соединенный с входом интегральной схемы, который задан адресным полем следующей команды. В

30 соответствии с новым состоянием входа интегральная схема изменяет свое внутреннее состояние и/или выходные сигналы, Рналогично производится выборка последующих команд первой цепочки и изменение состояния осталь- 35 ных входов интегральных схем, связанных с данным источником сигнала.

Данный процесс повторяется для всех цепочек команд. По окончании последЮ ней цепочки цикл операции устроиства относящийся к первой итерации моделирования объекта в такте t, заканчивается. Если в процессе итерации оказалось, что хотя бы один из выходов

IS интегральных схем изменил свое состояние по сравнению с состоянием в предыдущей итерации <т.е, произошло несравнение текущего состояния выхода с предыдущим состоянием, указан ным в дополнительном разряде команды, 50 соответствующей данному выходу ), блок

7 управления начинает новый цикл работы, соответствующий следующей итерации, Если же ни один выход ни одной интегральной схемы не изменился

55 (это означает, что процесс установпения нового состояния модели в такте t завершился), то блок 7 формиру т сигнал на выходе 9, свидетельствующий об окончании моделирования в такте t и останавливает работу до получения нового сигнала начала такта t+1 на входе 8.

Устройство работает аналогично во всех тактах t r 1. Отличие только s цикле первой итерации такта t=1 состоит в том, что блок 7 управления принудительно формирует сигнал несравнения для всех выходов интегральных схем, что позволяет сформировать в соответствующих дополнительных разрядах первых команд всех цепочек значения, соответствующие исходному состоянию модели.

Положительный эффект предлагаемого технического решения заключается в уменьшении временных затрат на выполнение трудоемкой ручной работы по соединению выводов интегральных схем с входами коммутатора и выходами регистра. формула изобретения

Устройство для моделирования цифровых объектов, содержащее и наборных полей, блок памяти, выход и вход которого соединены соответственно с первыми входом и выходом блока управления, второй, третий, четвертый и пятый выходы которого соединены соответственно с информационным входом блока переключения разрядов, с управляющим входом первого регистра, с управляющим выходом устройства, с управляющими входами блока переключения разрядов и коммутатора, выход которого подключен ко второму входу блока управления, третий вход которого является управляющим входом устройства, информационные выходы блока переключения разрядов соединены с информационными входами первого регистра, первая группа информационных входов коммутатора является информационными входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены второй регистр и и переключателей, выходы которых подключены ко второй группе информационных входов коммутатора и являются информационными выходами устройства, выход каждого наборного поля соединен с управляющим входом соответствующего переключателя, первый и второй информационные входы каждого иэ

898ч38

10 которых соединены с соответствующи- ми ийформационными выходами второго и первого регистров, информационные выходы блока переключения разрядов подключены к соответствующим информационным входам второго регистра, управляющий вход которого соединен с шестым выходом блока управления.

Источники информации, принятые во внимание при экспертизе

1. Патент США и 3.75 .645, кл. 235-352, опублик. f973.

2. Авторское свидетельство СССР

И 610134, кл. 6 06 F l5/20, 1978 (прототип).

898438

Составитель В. Рыбин

Редактор В. Бобков Техред. И.Рейвес Корректор С. Векмар

Заказ 11951/66 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 филиал ППП "Патент", г, Ужгород, ул. Проектная, 4