Цифровой умножитель частоты

 

(72) Авторы изобретения

Ю.Н.Цыбин и И.Д.Чухланцева (71) Заявитель (54) ЦИФРОВОЙ УИНОНИТЕЛЬ ЧАСТОТЫ

Изобретение относится к автоматике, контрольно-измерительной и вычислительной технике и может быть, в частности, использовано для формирования сетки опорных сигналов в устройстве проверки преобразователя кодов.

Известен дискретный умножитель частоты, содержащий два генератора опорных частот, генератор переменной частоты, два счетчика импульсов, за1О поминающее устройство, блок сравнения кодов, буферное устройство,- селектор режимов работы (13 .

Недостатками такого умножителя

15 частоты являются сложность конструкции, обусловленная наличием блока сравнения кодов, низкая точность умножения частоты, связанная с отсутствием коррекции выходного сигна-, ла.

Известен также дискретный умножитель частоты, содержащий два генератора опорной частоты, два счетчика импульсов, блок памяти, дифференцирующий блок, блок сравнения voдов и элемент ИЛИ. Наличие дифференцирующего блока и элемента ИЛИ повышает точность умножения частоты 21;

Однако наличие в нем блока сравнения кодов обусловливает сложность конструкции.

Наиболее близким к предлагаемому является цифровой умножитель частоты, содержащий первый и второй делители частоты, генератор опорной частоты, первый и второй счетчики, регистр, дешифратор нуля, элементы

И, причем выход генератора опорной частоты соединен с информационным входом первого делителя частоты, выход которого соединен с счетным входом первого счетчика, выходы . разрядов которого соединены с входами разрядов регистра, выходы разрядов которого соединены с .управляющими входами второго делителя частоты, выходы разрядов первого

928352 делителя частоты соединены с входами разрядов второго счетчика, выходы разрядов которого соединены со . входами дешифратора нуля, инверсный и прямой выходы которого соединены с первыми входами первого и второго элементов И, соответственно выход первого из которых соединен со счетным входом второго счетчика, вход цифрового умножителя 16 частоты соединен с входом записи ре гистра, установочными входами первого и второго счетчиков и входом выдачи разрядных значений первого делителя частоты, при этом второй 15 делитель частоты содержит счетчик, схему сравнения и буферный формирователь импульсов, первый выход которого является выходом второго делителя частоты и соединен с выходом 26 цифрового умножителя частоты, и второй. выход - с вторыми входами элечентов И, счетный вход счетчика второго делителя частоты является информационным входом второго дели" 25 теля частоты и соединен с выходом генератора опорной частоты, выходы разрядов счетчика второго делителя частоты соединены с входами первой группы схемы сравнения, входы второй зр группы которой соединены с управляющими входами второго делителя частоты, а выход подключен ко входу Gyфернаго формирователя импульсов, выходы первого и второго элементов И соединены с входами установки счетчика второго делителя частоты в состояние "-1" и "О" соответственно Щ . ((едостатком этого цифрового умножителя частоты является его сложность, связанная со,сложностью исполь. эуемого в нем довольно специфичного второго .делителя частоты.

Цель изобретения - упрощение конструкции цифрового умножителя частоты.

Поста вленная цел ь дос ти гает ся тем, что цифровой умножитель частоты, содержащий первый и второй делители частоты, генератор опорной частоты, первый и второй счетчики, регистр, элемент И, дешифратор нуля, причем выход генератора опорной частоты сое". динен с информационным входом первого делителя частоты, выход которого 55 соединен с счетным входом первого счетчика, выходы разрядов которого соединены с входами разрядов регистра, выходы разрядов которого соединены с управляющими входами второго делителя частоты, выходы разрядов первого делителя частоты соединены с входами разрядов второго счетчика, выходы разрядов которого . соединены с входами дешифратора нуля, выход которого соединен с первым входом элемента И, выход которого соединен с счетным входом второго счетчика, вход цифрового умножителя частоты соединен с входом записи регистра, установочными входами первого и второго счетчиков и входом выдачи разрядных значений первого делителя частоты, при этом второй делитель частоты содержит счетчик и буферный формирователь импульсов, первый выход которого является выходом второго делителя частоты-и соединен с выходом цифрового умножителя частоты, а счетный вход счетчика является информационным входом второго делителя частоты и соединен с выходом генератора опорной частоты, нулевые установочные входы разрядов счетчика второго делителя частоты соединены с выходом элемента И, дополнительно содержит О-триггер, информацион-" ный вход которого соединен с выходом дешифратора нуля, нулевой установочный вход - с выходом второго делителя частоты, тактовый вход - с выходом генератора опорной частоты, а выход - с вторым входом элемента И, кроме того, второй делитель частоты

4 содержит дейифратор нуля и группу элементов И, первые входы которых соединены с управляющими входами второго делителя частоты, вторые входы - с вторым выходом буферного формирователя импульсов, а выходысоответственно с .единичными установочными входами разрядов счетчика второго делителя .частоты„ выходы разрядов этого счетчика соединены с входами дешифратора нуля второго делителя частоты, выход дешифратора нуля второго делителя частоты соединен с входом буферного формирователя импульсов, при этом в разряде счетчика второго делителй частоты использованы триггеры, имеющие при одновременной подаче сигналов на единичный и нулевой установочные входы сигналы на прямом и инверсном выходах, На Фиг.1 представлена структурная схема цифрового умножителя час5 928 тоты; на фиг. 2 - диаграммы

его работы.

Цифровой умножитель частоты содержит делитель 1 частоты, счетчик 2, регистр 3, счетчик 4, дешифратор 5 3 нуля, 0-триггер 6, элемент И 7, генератор 8 опорной частоты, делитель 9 частоты, содержащий счетчик 10, дешифратор 11 нуля, группу элементов

И 12, буферный формирователь 13 импульсов. Выход генератора 8 соединен с входами делителей 1 и 9 часто. ты, выходы которых соединены с счетным входом счетчика 2 (примирую щего) и выходом 14 цифрового умножителя частоты, соответственно выходы разрядов счетчика 2 соединены с входами разрядов регистра 3, выходы разрядов которого соединены с управляющими входами делителя 9 ло частоты. Выходы разрядов делителя 1 частоты (выполненного на счетчике) соединены с входами разрядов счетчика 4 (вычитающего), выходы разрядов которого подключены к входам дешифратора 5 нуля, инверсный выход которого подключен к информационному (D-входу) D-триггера 6 и входу эпемента И 7, другой вход которого соединен с выходом D-триг- ЗО гера 6, нулевой установочный (R-) вход которого соединен с выходом делителя 9 частоты, а тактовый (Свход — с выходом генератора 8. Счетный вход счетчика 4 и нулевой уста- зз новочный вход счетчика 10 (вычитающего) соединены с выходом элемента

И 7. Счетный вход счетчика 10 соединен с выходом генератора 8, а выходы разрядов счетчика 10 - с вхо- 4о дами дешифратора 11 нуля, выход которого подключен к входу формирователя 13, один выход которого подключен к выходу делителя 9 частоты, а другой - к входам элементов И 12, 4s другие входы которых соединены с управляющими входами делителя 9 частоты, а выходы - с установочными входами разрядов счетчика 10 °

Вход 15 цифрового умножителя час- $Q таты подключен к входу записи регистра 3, установочным входам счетчиков 2 и 4 и входом выдачи разрядных значений делителя 1 частоты.

Цифровой умножитель частоты работает следующим образом.

При поступлении сигнала, частота которого подлежит умножению, на вход

352 6

15 в счетчике 2 формируется код, пропорциональный периоду следования импульсов входного сигнала (фиг.2,а), Этот код заносится в регистр 3 и хранится там. Опорным сигналом для счет" чика 2 служат импульсы (фиг.2,б) с выхода делителя 1 частоты, выполненного в виде счетчика импульсов с переполнением. В делителе 1 частоты, коэффициент деления которого определяет коэффициент умножения М устройства, также формируется код, про" порциональный погрешности измерения периода следования импульсов входного сигнала счетчиком 2. Этот код, который может изменяться в пределах от "0" до "М", по поступлении входного сигнала записывается в счетчик

4, работающий на вычитание и предназначенный для коррекции периода следования импульсов выходного сиг" нала. цифрового умножителя частоты,обеспечивающий повышение точности преобра" зователя частоть . В момент формирова« ния в счетчике 10, работающем на вычитание., нулевой кодовой комбинации дешифратор 11 вырабатывает йотен циал разрешения, который через формирователь 13 поступает на соответствующие входы элементов И 12, разрешая запись кода с регистра 3 в счетчик 10. Далее код считывается до нуля и процесс повторяется. коррекция периода выходного сиг" нала осуществляется следующим образом.

При наличии в счетчике 4 ненулевой кодовой комбинации, соответствующей ошибке измерения периода входного сигнала счетчиком 2, де" шифратор 5 вырабатывает сигнал, например низкого уровня (фиг.2,в), поступающий на инФормационный вход

D-триггера 6. В момент формирования выходного импульса цифрового умножителя частоты (фиг.2,е), последний поступает с выхода формирователя 13 на вход установки D -триггера 6 в нулевое состояние. Выходной сигнал D -триггера 6 через элемент И 7 поступает на входы установки в нуль счетчика. 10, на входы установки в единицу которого в это время воздействуют сигналы с выходов элементов И 12. Такая "запрещенная" комбинация установочных сигналов переводит счетчик 10 в состояние неопределенности. Однако счетчик 10 при

928352

Формула изобретения этом находится в статическом состоянии и не реагирует на счетные импульсы (фиг.2,д) генератора 8 опорной частоты. Это состояние длится в течение одного периода сигнала генератора 8, так как по заднему Фронту nepaorn его импульса после установки D -триггера 6 в нулевое состояние, последний опрокидывается в состояние "единичного" уровня (фиг;2,г), вследствие чего снимается состояние неопределенности счетчика -10 и s него записывается установочный код с регистра 3. Таким образом, при этом осуществляется задержка формирования кода в счетчике 10 на один период генератора 8 опорной частоты (Фиг.2,ж). Перепад потенциала 3 --триггера 6 фиксируется также счетчиком 4, код которого уменьшается при этом на единицу. Далее процесс повторяется до тех пор, пока в счетчике 4 не образуется нулевая кодовая комбинация. При этом на выходе дешифратора 5 формируется сигнал высокого уровня, поступающий на вход элемента И 7, на выходе которого появляется сигнал, разрешающий работу счетчика 10 без задержки. С поступлением очередного импульса входного сигнала (фиг.2,а) процесс повторяется, Преимуществами предлагаемого цифрового умножителя частоты по сравнению с известным являются упрощение конструкции, что обусловлено заменой в составе второго делителя частоты блока сравнения кодов на группу элементов И и дешифратор нуля, Дан- . ный эффект достигается за счет того, что блок сравнения кодов требует для своей реализации Зп двухвходовых элементов И-НЕ и и-входового элемента И. В предлагаемом умножителе функцию дополнительного дешифратора выполняет и-входовый элемент И, а группа элементов И состоит из и двухвходовых элементов.И. Таким образом, экономится 2п двухвходовых логических элементов.

Указанные преимущества достигаются при сохранении точностных характеристик известногo умножителя частоты.

Цифровой умножитель частоты, содержащий первый и второй делители

5 I0

S0

S$ частоты, генератор опорной частоты, первый и второй счетчики, регистр, элемент И, дешифратор нуля, причем выход генератора опорной частоты соединен с информационным входом первого делителя частоты, выход которого соединен со счетным входом первого счетчика, выходы разрядов которого соединены с входами разрядов регистра, выходы разрядов которого соединены с управляющими входами второго делителя частоты, выходы разрядов первого делителя частоты соединены с входами разрядов второго счетчика, выходы разрядов которого соединены с входами дешифратора нуля, выход которого соединен с первым входом элемента И, выход которого соединен со счетным входом второго счетчика, вход цифрового умножителя частоты соединен с входом записи регистра, установочными входами первого и второго счетчиков и входом выдачи разрядных значений первого делителя частоты, при этом второй делитель частоты содержит счетчик и буферный формирователь импульсов, первый выход которого является выходом второго делителя частоты и соединен с выходом цифрового умножителя частоты, а счетный вход счетчика является информационным входом второго делителя частоты и соединен с выходом генератора опорной частоты, нулевые установочные входы разрядов счетчика второго делителя частоты соединены с выходом элемента И, отличающийся тем, что, с целью упрощения конструкции, цифровой умножитель частоты содержит D -триггер, информационный вход которого соединен с выходом дешифратора нуля, нулевой установочный вход - с выходом второго делителя частоты, тактовый вход — с выходом генератора опорной частоты, а выход - с вто; рым входом элемента И, кроме того, второй делитель частоты содержит дешифратор нуля и группу элементов И, первые входы которых соединены с управляющими входами второго делителя частоты, вторые входы - с вторым выходом буферного формирователя импульсов, а выходы - соответственно с единичными установочными входами разрядов счетчика второго делителя частоты, выходы разрядов этого счетчика соединены с входами дешифратора нуля второго делителя частоты, 928352

ВНИИПИ Заказ 3241/61 Тираж 732 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

9 выход деаифратора нуля второго делителя частоты соединен с входом буферного формирователя HNnyflbcoB, при этом в разряде счетчика второго делителя частоты использованы триггеры, имеющие .при одновременной подаче сигналов на единичный и нулевой установочные входы сигналы на прямом и инверсном выходах.

Источники информации, принятые во внимание при экспертизе

1. Патент С6А и 3798564, кл. 331-1А, 1974, 3 2. Авторское свидетельство СССР

11 684709, кл. H 03 8 19/001 1977.

3. Авторское свидетельство СССР

N 790099, Kll H 03 B 19/00 1978 (прототип).