Устройство для контроля блоков памяти

 

О П И C А Н И Е «i.928422

ИЗО6РЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Совете ккк

Социалксткческмк

Ресоублкк (61) Дополнительное к авт. свкд-ву (22) Заявлено 06.06.80 (21) 2936263/18-24 с присоединением заявки М— (28)Приоритет (51)М. Кл.

G 11 С 29/00

3Ьеударотваииый комитет

СССР по делам изооретеиий и открытий .

Опубликовано 15.05.82, Бюллетень Ме 18

Дата опубликования описания 15.05.82 (53) УДК 681.327. .6 (088.8) (72) -Авторы изобретения

В. И. Монахов, В. И. Косов, А. И. Савельев и Е (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ

Изобретение относится к вычислительной технике и может быть применено в стендах проверки блоков постоянных запоминающих устройств.

Известны устройства контроля блоков постоянной памяти, содержащие контролируемый блок памяти, блок управления и блок индикации (1) и (2) .

Недостатком этих устройств является малая надежность.

Наиболее близким по технической сущности к данному изобретению является устройство, ссдержащее блок формирования испытательных сигналов, дополнительный анализатор электрических параметров, блок формирования сигналов индикации н блок опорных напряжений (3).

Однако известное устройство не предусматривает точного и оперативного определения оптимальных соотношений параметров контролируемого блока памяти, что снижает надежность устройства контроля.

Целью изобретения является повышение надежности устройства для контроля блоков памяти.

Поставленная цель достигается тем, что в устройство для контроля блоков памяти, содержащее линейные усилители, первые входы которых соединены с соответствующими входными шинами, блок полупостоянной памяти, блок управления, первый выход которого соединен с первой выходной шиной, второй — с второй выходной шиной и с первым входом блока полупостоянной памяти, блок индикации, первый вход которого соединен с выходом блока полупостоянной памяти, а второй — с третьим выходом блока управления, и третью выходную шину, введены четыре элемента ИЛИ, два элемента И, дискриминаторы, группа счетчиков, триггер, блок задержки и счетчик циклического обращения, причем выходы линейных усилителей подключены к соответствующим входам первого элемента ИЛИ, выход которого подключен к входам дискриминаторов, выходы которых подключены к входам соответствую

28422 !

ЭО ших счетчиков группы, выходы которых подключены к входу блока управления, выходы первого и последнего дискриминаторов подключены к соответствующим входам второго элемента ИЛИ, выход которого подключен к второму входу блока полупостоянной памяти, четвертый выход блока управления подключен к первым входам третьего и четвертого элементов ИЛИ, выход третьего элемента ИЛИ вЂ” к первому входу триггера выход четвертого элемента ИЛИ вЂ” к первому входу счетчика циклического обращения, пятый и шестой выходы блока управленияк соответствующим входам первого элемента И, выход которого подключен к входу блока задержки, второму входу триггера и второму входу счетчика циклического обращения, один выход которого подключен к второму входу третьего элементу ИЛИ, а другие выходы — к вторым входам соответствующих линейных усилителей, выход блока задержки подключен к первому входу второго элемента И, выход триггера — к второму входу второго. элемента И, выход которого подключен к третьей выходной шине и второму входу второго элемента И, выход которого подключен к третьей выходной шине и второму входу четвертого элемента ИЛИ.

На чертеже представлена структурная схе ма устройства для контроля блоков памяти.

Устройство содержит контролируемый блок памяти 1,, группу линейных усилителей 2, первый элемент ИЛИ 3, группу дискриминаторов 4, группу счетчиков 5, второй элемент

ИЛИ 6, блок полупостоянной памяти 7, блок управления 8, первый элемент И 9, третий .10 и четвертый 11 элементы ИЛИ, триггер

12, счетчик циклического обращения 13, блок 14 задержки, второй элемент И 15 и блок индикации 16.

Устройство работает следующим образом.

По сигналу "Пуск" блока управления, включающего в свой состав задающий генератор прямоугольных импульсов, элемент И, ИЛИ, HE блока задержки, формирователи и счетчики импульсов управления и триггеры задания режимов (на чертеже не показаны), запускающий импульс через первый элемент И поступает на входы счетчика 13, триггера 12 и блока 14. Триггер 12 разрешает прохождение задержки запускающего импульса на блок 1. Считанные с блока 1 сигналы поступают на.группу усилителей 2, количество которых соответствует разрядности. Особенностью этой группы является

I одинаковый коэффициент усиления; который устанавливается для всех усилителей 2.

Счетчик 13 вырабатывает последовательность сигналов, обеспечивающую поочередное срабатывание усилителей 2 в соответствии с запускающими сигналами блока 8. Усиленные таким образом считанные сигналы поступают на группу дискриминаторов 4, первый и последний из которых отрегулированы таким образом, что соответствуют экстремельным значениям считанных сигналов, допустимым

10 для блока 1. Другие дискриминаторы 4 но строены на различные значения считанных сигналов с определенным шагом дискретности. При появлении считанных сигналов, соответствующих экстремальным значениям в блоке 7, с элемента 6 поступает разрешение на запись, и записывается адрес числа с критичными значениями выходного сигнала.

Выходные сигналы с группы дискриминаторов

4 поступают на группу счетчиков 5, где фиксируются и поступают на блок 8. В бло. ке 8 определяется счетчик с наибольшим количеством зафиксированных сигналов, что дает возможность определить такое напряжение смещения схем воспроизведения блока 1, которое соответствует большинству адресов блока.

Обращение к каждому адресу происходит столько раэ, сколько разрядов имеет считанное число. После анализа одного адреса с первого выхода блока .управления сигнал

" Установка О™ поступает на элемент 10, выходной сигнал которого подготавливает к рработе триггер 12 и элемент 11, сигнал с которого устанавливает ноль счетчика 13. Блок

8 вырабатывает тактовый импульс, который через элемент 3 поступает на блок 14, а через него на элемент 15, на первый вход которого поступает разрешающий сигнал с триггера 12. Таким образом, на блок 1 с элемента 15 поступает импульс "Запуск" и происходит циклическое обращение к следующему адресу. После проверки всех разрядок одного числа триггер 12 устанавливается через элемент 10 в ноль, на элемент

15 подается разрешающий сигнал для про45 пуска следующего адреса

Напряжение смещения, таким образом, определяется более надежно. Блок управления изменяет режим работы контролируемого блока памяти, и проводится операция анализа тока опроса. Проделав такую операцию несколько раэ и получив максимальную разницу между количеством адресов, занесенных в блок полупостоянной памяти, и адресов, для которых выбирается определенное значение напряжения сме цения, контроль блока памяти заканчивается.

Предлагаемое изобретение позволяет производить аппаратный анализ всех адресов контролируемого блока памяти, выявлять наихудшие, которые фиксируются для последующего детального анализа, -что существенно повышает надежность устройства для контроля блоков памяти.

Формула изобретения

Устройство для контроля блоков памяти, содержащее линейные усилители, первые входы которых соединены с соответствующими входными шинами, блок полупостоянной памяти, блок управления, первый выход которого соединен с первой выходной шиной, второй — с второй выходной шиной и с первым входом блока полупостоянной памя ти, блок индикации, первый вход которого соединен с выходом блока йолупостоянной памяти, а второй — с третьим выходом блока управления, и третью выходную шину, о т л ич а ю щ е е с. я тем, что, с целью повышения надежности устройства, в него введены четыре элемента ИЛИ, два элемента И, дискриминаторы, группа счетчиков, триггер, блок задержки и счетчик циклического обращения, причем выходы линейных усилителей подключены к соответствующим входам первого элемента ИЛИ, выход которого подключен к входам дискриминаторов, выходы которых подключены к входам соответствующих счетчиков группы, выходы которых подключены к входу блока управления, выходы первого и последнего дискриминаторов

928422 подключены к соответствующим входам второго элемента ИЛИ, выход которого подключен к второму входу блока полупостоянной памяти, четвертый выход блока управления подключен к первым входам третьего и четвертого элементов ИЛИ, выход третьего элемента ИЛИ вЂ” к первому входу триггера, выход четвертого элемента ИЛИ вЂ” к первому входу счетчика циклического обра10 щения, пятый и шестой выходы блока управления — к соответствующим входам первого элемента И, выход которого подключен к входу блока задержки, второму входу триггера и второму входу счетчика цикли-

ts ческого обращения, один выход которого подключен к второму входу третьего элемента ИЛИ, а другие выходы — к вторым входам соответствующих линейных усилителей, выхЪд блока задержки подключен к первому входу второго элемента И, выход триггера — к второму входу второго элемента И, выход которого подключен к третьей выходной шине и второму входу четвертого элемента ИЛЯ.

Источники информации, принятые во вйимание при экспертизе

1. Авторское свидетельство СССР Р 668008, кл. G 11 С 29/00, 1979.

2. Авторское свидетельство СССР У 584338, 30 кл. G11 С 29/00,,1977.

3. Авторское свидетельство СССР У 602996, кл. G11 С 29/00,,1978 (прототип).

928422

Составитель В. Костин

Техред Ж. Кастелевич Корректор 10.Макаренко

Редактор О. Персиянцева

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 3249/65 Тираж 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раупьская наб., д. 4/5