Многоканальный аналого-цифровой преобразователь

 

аяннтедь (54) МНОГОКАНАЛЬНЫЙ АНАЛОГО-ЦИФРОВОЙ

ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к импульсной технике и может быть использовано в вычислительной технике> в системах связи

ЭВМ с различными объектами контроля.

Известен многоканвльный аналого-пифровой преобразователь, содержащий asa буферных запоминающих устройства, переключатель, преобразователь код-напряжение, вход которого соединен с регистром кода, разделенным на две части: регистр в старших разрядов - регистр-счетчик, ре гистр младших разрядов- - регистр поразрядного кодирования, а выход - с входами схем сравнения, на вторые входы которых поступает измеряемая аналоговая

35 величйна, схему управления последовательным счетом н схему управления поразрядным кодированием (1).

Недостатком устройства является ниэ кое быстродействие изкэа наличия перек.лючателя, подключающего поочередно все каналы для преобразования и записи в буферное запоминающее устройство младших разрядов, а также иэ-эа необходнмос= ти проводить периодически этап грубого кодирования, так как измеряемая аналоговая величина может резко изменить свой предел.

Известен многоканальный аналого-цифровой преобразователь (АЦП), который содержит и каналов, каждый из которых образован блок<м сравнения, выход которого соединен с одним из входов триггера, подключенного к блоку формирования кода номера канала, генератор импульсов, счетный вход которого соединен с счетным входом счетчика, выходы которого соединены с входамн пнфро-аналогового преобразователя, выход дифро-аналогового преобразователя соединен с вто«рыми входамн блоков сравнения, выходной коммутатор двухпозипионных сигналов, входы которого подключены к блоку фор мирования кода номера канала, а выходык соответствующим вторым входам триггеров, блок управления, который соединен по шине Чт с блоком 4ормнрования кода номера канала, по шине, - с выход -

9306 ным коммутатором двухпозиционных cHr налов, по шине тактовых импульсовс генератором импульсов, по шине выхо-. да одного иэ разрядов счетчика - с счетчиком (2).

Недостатком многоканального аналогоцифрового преобразователя является низкое быстродействие, так квк после каждого очередного срабатывания сравнивающего блока необходимо выполнять после» 10 довательный опрос состояний триггеров всех каналов и записывать код счетчика в соответствукхцие ячейки запоминающего устройства процессора, что приводит к увеличению сумматорного времени преобразования.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в многоканальный аналого-цифровой преобразователь, содержащий генератор импульсов, выход которого подключен к импульсному входу блока управления, первый выход которого соединен с первым входом счетчика, выходы которого подключены к входам цифро-аналогового преобразователя, выход которого соединен с первыми входами блоков сравнения, введены блок приоритетного прерывания, оперативное запоминающее устройство, многовходовый элемент .ИЛИ, дешифратор номера канала, триггеры цикла и элементы ИЛИ, причем выходы триггеров цикла соответственно соединены с вторыми

35 входами блоков сравнения, выходы которых соединены с потенциальнь ми входами блока приоритетного прерывания и входами многовходового элемента ИЛИ, выход которого подключен к первому входу

4о блока управления, а второй вход - к первому выходу блока приоритетного прерывания, второй выход которого соединен с первыми входами оперативного запоминающего устройства и дешифратора номера канала, второй вход которого соединен с вторым выходом блока управления, выходы дешифратора номера канала соединены с первыми входами элементов

ИЛИ, вторые. входы которых соединены с третьим выходом блока управления, выходы элементов ИЛИ соединены с первыми входами триггеров цикла, вторые входы которых соединены с четвертым выходом блока управления, а третий вход блока управления соединен с выходом счетчика и с вторым входом оперативного запоминающего устройства, третий вход которого соединен с пятым выходом .

56 4 блока управления и первым входом блока приоритетного прерывания, выход оперативного запоминающего устройства подключен к шинам интерфейса, к которым подключены второй, третий, четвертый и пятый входы блока приоритетного прерывания, четвертый и пятый входы блока управления и четвертый вход оперативного запоминающего устройства.

На фиг. 1 приведена структурная электрическая схема устройства; на фиг, 2 - схема блока приоритетного прерывания; на фиг. 3 - схема оперативного запоминающего устройства; на фиг. 4схема блока управления.

Устройство содержит элемент ИЛИ 1,,-3т„ триггеры 2 -2 цикла, блоки 3 -З„сравъ кения, цифро-аналоговый преобразователь (HAH) 4, блок 5 приоритетного прерывания, многовходовый элемент ИЛИ 6, дешифратор 7 номера канала, счетчик 8, блок 9 управления, оперативное запоминающее устройство 10 (ОЗУ), генератор 11 импульсов, соединенный шиной 12 с блоком 9, который шиной 13 соединен с счетчиком 8, шиной 14 - с дешифратором

6, шиной 15 — с одним из входов элементов ИЛИ 1 -l и счетчиком 8, шиной 16— с уста новоч ным входом 1 " триггеров

2. -2, шиной 17 — с блоком 5 и ОЗУ 10, шинами 18 и 19 — с шинами интерфейса

20, счетчик 8 соединен шиной 21 с

БАП 4, блоками 9, ОЗУ 10, ЦАП 4 соединен с одним из входов блоков 3 -3,„, на вторые входы которых подсоединяются источники преобразуемых сигналов, выходы блоков 3„-3> соединены с блоком 5 . и многовходовым элементом ИЛИ 6, выход которого шиной 22 соединен с блэквми 9, блок 5 шиной 23 соединен с блоками 9, шиной 24 - с ОЗУ 10 и дешифрвтором 7, шинами 25 - 29 - с шинами интерфейса 20, дешифратор 7 выходами 1- п соединен с вторыми входами элементов ИЛИ 1„-1, выходы которых соединены с установочными входами "0 триггеров 21-2„, подключенных к третьим входам блоков 31-3>, оперативное запоминакхцее устройство 10 шинам 30, 31 со единено с шинами интерфейса 20.

Блок приоритетного прерывания (фиг. 2) состоит из регистра 32 для запросов на прерывание, регистра 33 текущего приоритета, .триггера 34 блокирования прерывания, блока 35 сравнения приоритетов, элементов ИЛИ 36 и 37, элементов И 38 - 40, регистра 41 текущего приоритета, триггера 42 прерывания °

5 930656 6

Оперативное запоминающее устройство (фиг. 3) содержит регистр 43 данных, дешифратор 49 адреса записи, накопитель 45, дешифратор 46 адреса считывания, буферный усилитель 47.

Блок управления (фиг. 4) содержит триггер 48, элемент И 49, дешифратор

50 нуля, делитель 51 частоты, формирователь 52 импульсов, элементы И 53 и 54, триггер 55, элементы И 56 и 57.

Устройство работает следующим образом.

Весь процесс преобразования протекает эа время однократного изменения компенсирующего сигнала от своего минимального значения до максимального, затем пикл преобразования повторяется.

При подаче с шин интерфейса 20 сигнала но шине 18 на блок управления включа- 20 ется триггер 48 (фнг. 4), разрешая црохождение тактовых импульсов с генератора 11 по шике 12 через элемент И 49 на делитель 51 и другой элемент И 57.

Поделенная частота импульсов подается 25 на формирователь 52, который по шине

15 через элементы ИЛИ 11-1д устаювливает в 0 триггеры 2 -2„и счетчик

8. Выходы разрядов счетчика 8 по шине

21 поступают в блок 9 на дешифратор, зе

50, формируя импульс начала цикла по шине 16 для установки триггеров 21-2, в 1, выходной сигнал с которых, поотупая на третьи входы блоков 3 -3п, разрешает компарирование двух сигналов: опорного, в, виде ступенчато-изменяющегося напряжения, и измеряемого. Второй импульс через элемент И 56 при наличии разрешения по шине 23 с блока 5 поступает на счетный вход счетчика 8 по шине 13, устанавливая очередную ступеньку напряжения на выхоце цифроаналогового преобразователя 4, посту пающего на вторые входы блоков 31 3„, на первые входы которых подключаются источники преобразуемых сигналов. Моментом окончания преобразования по тому или иному каналу является момент изменения сигнала ю выходах блоков

31«3„, соответствующего канала, сигнал с котброго поступает на соответствующий запоминающий триггер регистра 32 для запросов на прерывание с шифрато» ром (фиг. 2) блока 5. С выхода шиф-, ратора 32 запросы на прерывание поступают на блок 35, где их зючения сравниваются с текущим приоритетом, уровень которого хранится в регисре 33. Информация об уровне запроса, хранящаяся в регистре 32, поступает на регистр 41.

Третий сигнал с формирователя 52 (фиг. 4) блока 9 прн наличии разрешающего сигнала, поступающего с шины 22 многовходового элемента ИЛИ 6 через элемент И 53 устанавливает триггер 55 в положение 1, разрешая прохождение тактовых импульсов по шине 17 на блок 5 для опроса регистра 41, который формирует код номера канала, цосту чающего.по шинам 24 на дешифратор 7, куда одновременно приходит синхроннэируюший импульс по шине 14 с блока 9 и на пешифратор 44 (фиг. 3) ОЗУ 10 для записи информапии с счетчик6 8, поступающей по шине 21 на регистр 43," синхронизирующшки импульсом по шине

17 с блока 9.

Для того, чтобы не происходило повторное изменение сигнала на выходах блс ков 3„-3 на следующей ступеньке на» пряжения, поступающего с цифро-аналого вого преобразователя 4 для данного канала, импульс номера канала с дешифратора 7 поступает на соответствующий эле»мент ИЛИ 1.,-1 д и через него устанавливает триггер 2.;2„в положение О, запрещая дальнейшее преобразование до конца цикла.

После записи в ОЗУ 10 информации счетчика 8 соответствующий данному так ту счета для каналов, которые изменили сигнал на выходе одного из блоков

3 -3, сигнал .разрешения продолжения анализа по шине 23 с блока 5 разрешает переход к следук|цей ступеньке компенсирующего напряжения и дальнейшему преобразованию. Если на данной ступеньке напряжения не было запросов на прерывание, то сигнал с многовходо» вого элемента ИЛИ 6 не поступает в блок 9 по шине 22, который не выдает синхронизирующих ккпульсов по шинам

17 и 14, а разрешает по шине 23 с бло ка 6 прохождение очередного импульса с формирователя 52 по шине 13 на счетный вход счетчика 8, который уве— личивает выходной код на единипу.

Для выбора информации заданных KB налов в течение времени действия строба прерывания по шине 29, подают синхроимпульс с шин интерфейса 20 по шине 29 для удержания сигнала запросов в регистре 32 до засылки информации о текущем приоритете по шинам 25 совместно с сигналами выборки уровня приоритета по шине 26 и разрешения записи

7 93065 по шине 27. Информация данного канала, записанная в оперативное запоминающее устройство 10 по сигналу, подаваемому по шине 17, считывается по адресу на шинах 30. и передается по шинам 31 через шины интерфейса 20 на входные информационные шины процессора ЭВМ.

Конец преобразования наступает по сит налу, поступающему с шин интерфейса 20 по шине 19 на триггер 48 блока 9.

Таким образом, отпадает необходимость опрашивать все каналы на данном такте счета, а только те, которые изменили сигнал на выходе блока сравнения и появляется возможность контроля и И мерения только определенной группы каналов в зависимости от приоритета и возможность обращения ЭВМ к оперативному запоминающему устройству в любое время для считывания информации по лю- 20 бой группе каналов.

Формула изобретени я

l 25

Многоканальный аналого-цифровой преобразователь, содержащий генератор импульсов, выход которого подключен к импульсному входу блока управления, пер вый выход которого соединен с первым За входом счетчика, выходы которого подключены к входам цифро-аналогового преобразователя, выход которого соединен с первыми входами блоков сравнения, отличающийся тем, что, с целью повышения быстродействия, sseдены блоки приоритетного прерывания, миоговходовой элемент ИЛИ, оперативIoe запоминающее устройство, дешифратор номера канала, триггеры цикла и we-zo менты ИЛИ, причем, выходы триггеров цикла соответственно соединены с вто6 8

pblMH входами блоков сравнения, выходы которых соединены с потенциальными входами блока приоритетного прерывания и входами многовходового элемента ИЛИ, выход которого подключен к первому входу блока управления, а второй вход— к первому выходу блока приоритетного прерывания, второй выход которого соединен с первыми входами оперативного запоминающего устройства и дешифратора номера канала, второй вход которого соединен с вторым выходом блока улраюления, выходы дешифратора номера канала соединены с первыми входами элементов ИЛИ, вторые входы которых соединены с третьим выходом блока управления, выходы элементов ИЛИ соединены с первыми входами триггеров цикла, вторые входы которых соединены с четвертым выходом блока управления, третий вход блока управления соединен с выходом счетчика и с вторым входом оперативного .запоминающего устройства, третий вход которого соединен с пятым выходом блока управления и первым входом блока приоритетного прерывания, выход опера-. тивного запоминающего устройства подключен к шинам интерфейса, к которым подключены второй, третий, четвертый и пятый входы блока приоритетного прерывания, четвертый и пятый входы блока управления, и четвертый вход оперативного запоминающего устройства.

Источники информации, принятые во внимание лри экспертизе

1. Авторское свидетельство СССР

% 229057, кл. Н 03 К 13 17, 1967.

2. Каган Б.М. Воителев А.И., Лукьянов Л.М. Системы связи УВМ с объектами управления в АСУ ТП. М., "Сове ское радио.» 1978, с. 166, рис. 4.25 (прототип ) ..

930656

Составитель. А. Титов

Редактор M. Данканцч Техред М. Надь Корректор И. Пожо

Заказ 3527/82 .. Тираж 964 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж 35, Раушская наб., д. 4/5 филиал ППН Патент, r, Ужгород, ул. Проектная, 4