Устройство для побитовой обработки чисел,представленных в форме с плавающей запятой

 

(1)938284

ОП ИСАНИЕ

ИЗЬВРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советски к

Соцмалмстичесимк республик (61) Дополнительное к авт. свид- ву (22) Заявлено 09.09. 80 (21) 3214818/18-24 с присоединением заявки М (23)Приоритет(53)M. Кл.

G 06 F 15/00 анеудЕетеанниб кемнтет

CCCP ае делам нзебретеннй и етееитнб

{53).УДК681. 325 (088.8) Опубликовано 23. 06. 82. Бюллетень М 23

Дата опубликования описания 25. 06.82

М.А. Карцев, В.П. Лещинский, Л.И. Лушпин, JI.ß. Миллер и В.Н. Пахунов (72) Авторы изобретения (7l) Заявитель (54) УСТРОЙСТВО ДЛЯ ПОБИТОВОЙ ОБРАБОТКИ ЧИСЕЛ, ПРЕДСТАВЛЕННЫХ В фОРИЕ С ПЛАВАЮЩЕЙ ЗАПЯТОЙ

Изобретение относится к вычислительной технике, а именно многопроц ессо рным вычи слит ел ьным системам.

Известно устройство для последовательной обработки чисел (1).

Недостатком известного устройства является отсутствие возможности обработки чисел, представленных в форме с плавающей запятой.

Наиболее близким к изобретению техническим решением является вычислительное устройство, содержащее запоминающий блок, узел сдвига, сдвиговые регистры, oneративное запоминающее устройство, узел нормализации, процессоры, состоящие из сдвиговых регистров, коммутаторов, узлов арифметико-логической обработки, узла фор мирования знака, причем выходы опера- 2о тивного запоминающего устройства соединены с первыми и вторыми входами процессоров, а выходы процессоров соединены с соответствующими входами

2 оперативного запоминающего устройства 1.2).

Недостатком известного устройства является невысокая производительность, связанная с тем, что на известном устройстве нельзя непосредственно обрабатывать числа, представленные в форме с плавающей запятой.

Цель изобретения " расширение функ" циональных возможностей и увеличение производительности.

Указанная цель достигается тем, что в устройстве для побитовой обработки чисел, представленных в форме с плавающей запятой, содержащем и про цессоров, каждый из которых содержит четыре коммутатора, четыре арифметико-логических блока, шифратор, семь регистров сдвига и формирователь знака, а также общие для всех процессоров два блока памяти, два узла коммутации и m регистров сдвига, выходы которых объединены и подключены к уп» равляющему входу второго блока памя938284

4 ти, вход данных которого подключен к выходам процессоров, выход второго блока памяти подключен к первому и второму входам каждого процессора, информационный вход nepsoro блока памяти подключен к входу ввода устройства, третьи входы каждого процессора объединены и подключены к вхо. ду кода операции устройства, входы

m регистров сдвига объединены между в собой и подключены к выходу узла ком" мутации, вход которого подключен к выходу первого блока памяти, вход которого соединен с выходом второго узла коммутации, вход которого соединен с выходом второго блока памяти, а в каждом процессоре выход первого коммутатора подключен к выходу процес" сора, первый, второй, третий и четвертый входы коммутатора соединены с выходом формирователя знака, выходом первого арифметического блока, выходом второго арифметического блока, выходом первого регистра сдвига и входом второго регистра сдвига соответственно, выход которого соеди" нен с первым информационным входом первого арифметико-логического блока, второй информационный вход которого соединен с информационным входом формирователя знака, первым информационным входом второго арифмети ко-логического блока и первым выходом третьего арифметико-логического блока, второй выход которого соединен с входом первого регистра сдвига, первый информационный вход третьего арифметико-логического блока подключен к выходу второго коммутатора, а второй информационный вход - к выхоао ду третьего коммутатора, управляющие входы второго, третьего и четвертого коммутаторов объединены и подключены к выходу четвертого арифметико-логического блока, первый информационный вход которого соединен с первым вхо"

45 дом шифратора, входом третьего регистра сдвига, входом четвертого регистра сдвига, первым информационным входом второго коммутатора и подключен к первому входу процессора, выход 5О третьего регистра сдвига соединен с вторым информационным входом второго коммутатора, первый информационный вход третьего коммутатора соединен с входом пятого регистра сдвига, вторым "" информационным входом четвертого регистра сдвига, вторым входом шифратора и подключен к второму входу процессора, выход шифратора подключен к управляющим входам первого, второго и третьего арифметико-логического блока и формирователя знака, выход пятого регистра сдвига соединен с вторыи. информационным входом третьего коммутатора, выходы четвертого и шестого регистров сдвига соединены с первым и вторым информационными входами четвертого коммутатора соответственно, выход которого соединен с входом седьмого регистра сдвига, выход которого соединен с вторым информацион ным входом второго арифметико-логического блока.

Первый арифметико-логический блок содержит элемент И, сумматор, два триггера, элемент НЕ и коммутатор, выход которого соединен с выходом блока,.первый информационный вход коммутатора соединен с входом элемент та НЕ и инйормааионным выходом сумматора, выход переноса которого соединен с входом переноса сумматора, первый информационный вход которого соединен с первым информационным sxoдом блока, второй информационный и управляющий входы блока соединены с первым и вторым входами элемента И соответственно, выход которого соединен с вторым информационным входом сумматора и входом, второго триггера, выход которого соединен с управляющим входом коммутатора, второй информационный вход которого соединен с выходом элемента НЕ.

Второй арифметико-логический блок содержит элемент ИЛИ, сумматор и триггер, выход которого соединен с входом переноса сумматора, первый информационный вход которого соединен с выходом элемента ИЛИ, первый информационный, второй информационный и управляющий входы блока подключены к первому и второму входам элемента ИЛИ и второму информационному входу сумматора соответственно, выход переноса сумматора соединен с входом триггера, выход суммы сумматора соединен с выходом блока.

Третий арифметико-логический блок содержит элемент НЕ, коммутатор, сумматор, триггер, первый и второй элементы И, выходы которых подключены к первому и второму входу блока соответственно, первый информационный вход блока подключен к первому информационному входу коммутатора и входу элемента НЕ, выход которого соединен

5 938284 6 с вторым информационным входом коммутатора, управляющий вход которого соединен с вторым информационным входом блока и первыми входами первого и второго элементов И соответственно, вторые входы которых объединены и подключены к выходу триггера и входу переноса сумматора,. выход которого соединен с входом триггера, первый информационный вход сумматора соеди- 30 нен с выходом коммутатора, а второй информационный вход сумматора " с управляющим входом блока.

Четвертый арифметико-логический блок содержит четыре элемента НЕ, два 1В сумматора, два триггера, два регист.Ра сдвига, коммутатор, два элемента ИЛИ, два элемента И, блок элементов НЕ, блок элементов И и блок weментов И-НЕ, выход которого соединен щ с первыми входами первого и второго элементов И, второй вход первого элемента И соединен с первым входом первого элемента ИЛИ и выходом первого элемента НЕ, выход которого со- 2s единен с выходом первого триггера и входом переноса первого сумматора, Выход переноса которого соединен с входом триггера, а информационный выход - с входом первого регистра З0 сдвига, выход которого соединен с ,. первым входом коммутатора, второй вход которого соединен с выходом второго регистра сдвига, вход которого соединен с информационным выходом второго сумматора, выход переноса которого соединен с входом второго триггера, выход которого соединен с входом второго элемента НЕ и входом переноса второго сумматора, щ первый информационный вход которого соединен с выходом третьего элемента НЕ, вход которого соединен с первым информационным входом блока И,. первым информационным входом первого сумматора, второй информационный вход которого соединен с выходом четвертого элемента НЕ, вход которого соединен с вторым информационным входом блока и вторым информационным входом второго сумматора, выход коммутатора подключен к входу блока элементов НЕ, выход которого соединен с входом блока элементов И-НЕ и входом блока элементов И, выход которого соединен с вторым входом первого элемента ИЛИ и первым входом второго элемента ИЛИ, выход второго элемента НЕ соединен с третьим входом коммутатора, вторыми входами второго элемента И и второго элемента ИЛИ и выходом блока, выходы первого и второго элементов И подключены к выходу блока.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 - схема узла 2 коммутации; на Фиг. 3 - схема узла 3 коммутации; на фиг. 4 - схема арифметико-логичес. кого блока 18; на фиг. 5 - схема арифметика-логического блока 19; на фиг. 6 - схема арифметико-логического блока 20; на фиг. 7 - схема арифметико-логического блока 21.

Устройство для побитовой обработки чисел, представленных в форме с плавающей запятой, содержит блок 1 памяти, узел 2 коммутации, предназначенный для управления сдвигом, сдвиговые регистры 3, блок 4 памяти, узел 5 коммутации, предназначенный для нормализации, и процессоры 6, каждый из

KoTopblx состоит из сдвиговых регистров 7- 13, коммутаторов 14- 17» арифметико-логических блоков 18-21, шифратора 22, формирователя знака 23.

Узел 2 коммутации содержит коммутаторы 24, образующие первый ярус, и коммутаторы 25, образующие второй ярус. Соединение разрядных шин сдвигаемого чила А (а 1 а а 3 ...а,) с входами коммутаторов 24 и выходов коммутаторов 24 с входами коммутаторов 25 показано в табл. 1 и 2.

Узел коммутации 5 содержит элементы НЕ 26, входы которых соединены с двенадцатью старшими разрядами нормализуемого числа, а выходы элементов HE 26 соединены с входами элементов И 27, выходы которых соединены с входами элементов НЕ 28.

Выход первого элемента И 27, кроме того, соединен с первыми входами элементов И 29-31. Выход второго эле-. мента И 27 соединен также с вторыми входами элементов И 30 и 31, а выход третьего элемента И 27 соединен также с третьим входом элемента И 31. Выходы второго и третьего элементов НЕ 28 соединены с вторым и третьим входами соответственно элементов И 29 и 30.

Выходы первого элемента НЕ 28 и выходы элементов И 29-31 соединены с входами шифратора 32, выходы которого соединены с управляющими входами коммутаторов 33, составляющих первый ярус узла 5 коммутации.

Выходы первых трех коммутаторов 33 первого яруса соединены с входами эле7 9382 ментов HE 34, выход первого из которых соединен с первыми входами элементов И 35"37, выход второго - с вторыми входами элементов И 36 и 37, .а выход третьего - с третьим входом элементов И 37.

Выходы второго и третьего коммутаторов 33 соединены также соответственно с вторым входом элемента И 35 и с третьим входом элемента И 36.- to

Выход первого коммутатора 33 и выходы элементов И 35-37 соединены с входами шифратора 38, выходы которого соединены с управляющими входами коммутаторов 39, составляющих второй 1s ярус узла 5 коммутации.

Соединение разрядных шин нормализуемого числа С / с„,с,,c / c входами коммутаторов 33 и выходов коммутаторов 33 с входами коммутаторов 39 2в показано в табл. 3.

В состав арифметико-логического блока 18 входят элементы HE 40, сумматоры 41, триггеры 42, элементы HE 43, ре ги ст ры сдви га 44, коммутатор 45, д блок 46 элементов НЕ, блок 47 элементов И, блок 48 элементов И-НЕ, элементы ИЛИ 49 и элементы И 50 °

В состав арифметико-логического блока 19 входит элемент HE 51, ком" мутатор 52, сумматор 53, триггер 54, элементы И 55.

В состав арифметико-логического блока 20 входит элемент ИЛИ 56,сумматор 57 и триггер 58.

В состав арифметико-логического блока 21 входят сумматор 59, триггер 60> коммутатор 61, элемент ME 62, триггер 63, элемент И 64.

Функционирование шифратора 22 определяется табл.

Функционирование формирователя знака происходит в соответствии с табл. 5.

Устройство работает следующим образом.

Опишем работу вычислительной системы на примере операций типа "Сложение-вычитание". Числа в блоке 1 памяти хранятся в форме с плавающей запятой. Один разряд занят под знак числа, и< разрядов " под порядок с его знаком, М „ разрядов - под мантиссу.-Для обработки в процессорах 6 эти числа преобразуются в следующую формулу. Из и < разрядов порядка выделя:ется и< старших разрядов так, что и и „ (1од й„ где lA1 - целая часть числа А.

Соаеожимое выбранных и разрядов будем называть октавой, Мантисса числа должна быть сдвинута влево на количество разрядов, соответствующее двоичному числу, хранящемуся в оставшихся младших n - n< разрядах порядка. Это преобразование исходной информации происходит в узле 2, откуда число, содержащее один знаковый раз-, ряд, п разрядов октавы и (М " 9. g) разрядов мантиссы, передается в один из сдвиговых регистров 3.

После заполнения всех сдвиговых регистров 3 начинаются сдвиги в последних. Выходящие одноименные разряды иэ регистров 3 записываются ячейка эа ячейкой в блок 4 памяти. Циклы преобразования информации в узле 2 и записи ее в сдвиговые регистры 3 с последующей перезаписью в блок 4 памяти повторяются до тех пор, пока вся необходимая информация не окажется в блоке 4 памяти °

Работа процессоров 6 происходит следующим образом.

Из устройства управления (не показано ) во все процессоры 6 поступает одинаковый код операции (А+В, А-В, В-А и т.п.). Из оперативного запоминающего устройства считывается ячейка, хранящая знаки исходных чисел, которые поступают на первый и второй входы соответствующего процессора 6, а с этих входов - на шифратор 22, В этом узле 22 производится анализ поступившего кода операции и знаков исходных чисел и вырабатываются управ ляющие сигналы ("Сложение" или "Вычитание").

Далее из блока 4 памяти последовательно одна за другой считываются ячейки, хранящие октавы исходных чисел (начиная с младших разрядов октав}. Каждый процессор 6 получает соответствующие октавы, которые поступают на входы арифметико-логического блока 18, где происходит вычитание.

Одновременно разряды октав вдвигают-. ся в сдвиговые регистры 11 и 12. В результате вычитания формируются сигналы, указывающие, во-первых, какая иэ октав больше, этот сигнал поступает на управляющий вход коммутатора 17 для того, чтобы пропустить большую октаву иэ сдвигового регистра 11 или 12 в сдвиговый регистр 13. Вовторых, формируются сигналы, указывающие на равенство октав, на раз9 938284 10 ность октав, равную единице и боль- . в котором на основе анализа знаков шую единицы. исходных чисел и кода операции (поИэ этих сигналов в том же блоке, 18 ступают из шифратора 22 ) производитвырабатываются управляющие сигналы ся формирование знака результата и для коммутаторов 14 и 15 одновремен- s последующая его передача через коммуно. татор 16 для записи в блок 4 памяти.

После того, как из блока 4 памяти Этот же сигнал переполнения поступоследний (старший) разряд октав по- пает в арифметико-логический блок 20. ступыл в каждом процессоре 6 на Если в данном процессоре 6 выполняблок 18, где произошла описанная об- io ется операция сложения, в случае ра" работка, начинается чтение мантисс венства единице сигнала переполнения (тоже с. младших разрядов) из блока 4, в блоке 20 производится прибавление

Мантиссы поступают на входы процессо- единицы к большей октаве, поступающей ров 6 и далее вталкиваются в сдвиго- a блок 20 из сдвигового регистра 13. вые регистры 7 и 8, имеющие 2 раз- is- Результирующая октава иэ блока 20 рядов. После заполнения сдвиговых через коммутатор 16 передается для регистров 7 и 8 чтение мантисс из записи в блок 4 памяти. Если же в реблока 4 продолжается, но теперь на- зультате сложения мантисс в сдвиговом чинают работать коммутаторы 14 и 15. регистре 9 получится нулевая инфорВ случае равенства октав через э мация, сработает указанная схема по коммутаторы 14 и 15 проходит инфор- . обнаружению этого факта (не показамация из сдвиговых .регистров: 7 и 8. на ) и по ее сигналу в блоке 20 проЕсли разность октав равна единице, . изойдет вычитание единицы из октавы, мантисса, соответствующая большей поступающей из сдвигового регистра 13, октаве, проходит через коммутаторы 14 ц В остальных случаях, (т.е. при сложеили 15 из сдвигового регистра 7 или, нии без переполнения, при вычитании, соответственно, 8, а другая мантисса октава иэ сдвигового регистра 13 пропроходит через коммутатор 15 или 14 ходит беэ изменения через арифметико по входу, связанному с входом процес- логический блок 20. сора 6. Таким образом осуществляется зв

П.(-п сдвиг мантисс на 2" разрядов. Если После окончания пересылки результиразность октав больше единицы, через рующей октавы через коммутатор 16 .наодин иэ коммутаторов 14 или 15 про- чинается обработка числа, хранящегоходит мантисса, соответствующая боль- ся в сдвиговых регистрах 9 и 10. Если шей октаве, в то время как другой з при сложении мантисс сигнал переполкоммутатор 15 или 14 закрыт. нения, выработанный в арифметико-лоИнформация с выходов коммутато- гическом блоке 19, равен нулю, реров 14 и 15 поступает на входы ариф- эультирующая мантисса из сдвиговых метико-логического блока .19, где под" регистров 9 и 10 передается последовадействием управляющих сигналов иэ шиф- тельно разряд за разрядом без изменератора 22 происходит сложение или вы- ния через блок 21 и далее через комчитание. В последнем случае обратный мутатор 16 в блок 4 памяти. Если же код одного иэ операндов формируется этот сигнал переполнения равен единитоже в блоке 19. Результирующее чис- це, часть мантиссы из сдвигового рело поступает в сдвиговый регистр 9, гистра 9 передается в блок 4 памяти а после его заполнения вталкивается непосредственно через коммутатор 16,,в сдвиговый регистр 10. После обработ- минуя блок 21 Таким образом, осуки последних (старших ) разрядов ман- ществляется нормализация мантиссы в тисс в арифметико-логическом бло- вправо на 2"< " ?:разрядов с предвариke 19 формируются сигналы, указыва- тельным прибавлением единицы к октающие на то, было ли при сложении пе- ве данного результата. Сдвиговый ререполнение или нет, а при вычита- гистр 9 имеет 2"" " разрядов и после нии - на то, в каком коде (прямом того, как содержимое этого регистра 9 или обратном ) получился результат. передано через коммутатор 16, в старКроме того, срабатывает схема (не по- шие разряды результирующей мантиссы

S5 казана), которая выявляет нулевую записываются нули. Это достигается информацию в сдвиговом регистре 9.,блокировкой коммутатора 16 под дейСигнал переполнения иэ блока 19 ствием сигнала переполнения и сигна. поступает в формирователь 23 знака, .ла сложения (не показано).

9382

11

B случае Вычитания мантисс сигнал переполнения иэ блока 19 является циклическим переносом. Зтот сигнал поступает в арифметика-логический блок 21, где осуществляется его сложение с мантиссой, поступающей иэ сдвиговых регистров 10 и 9. Зтот же сигнал. циклического переноса определяет в каком коде (прямом или обратном) выдается результат из блока 21 te в коммутатор 16.

Вычисления в процессорах 6 организованы по конвейерному принципу.

Очередная пара исходных чисел начи" нает поступать в процессор 6 сразу же11% как только в него поступит последНий бит предыдущих исходных чисел.

Точно так же на выходе процессора 6 формируется один результат обработ- . ки за другим. Синхронизация работы уе составных частей процессоров 6 осуществляется общими временными строба" ми от устройства управления и триггерами задержки, входящими в узлы каж" дого процессора (не показаны). 2$

При выполнении логических операций над исходными числами информация из блока 4 памяти поступает на входы сдвиговых регистров 7 и 8. Далее она передается через коммутаторы 14 и 15 зв на арифметико-логический блок, где и производится необходимая логичес" кая обработка. Результирующее число через сдвиговые регистры 9 и 10 и блок 21 передается на коммутатор 16 и через него далее на выход процессора 6.

Из описанного примера работы вычислительной системы видно, каким образом достигается экономия времени при

84 12 обработке информации. Преобразование чисел, представленных в форме с плавающей запятой, проведенное в узле 2 и на сдвиговых регистрах 3, по" зволяет упростить вычислительный процесс над числами, а именно, изъять две очень сложные процедуры выравнивания порядков и связанного с этим сдвига одной из мантисс) и нормализации результата с коррекцией результирующего порядка. Трудность этих процедур связана помимо аппаратурных затрат с различной временной протяженностью их выполнения в различных процессорах 6 из"за различного количества сдвигов, что затрудняет процесс синхронизации вычислений во всех процессорах 6. Форма представления чисел, принятая в предложенной вычислительной системе, позволяет не только ускорить вычисления, но и упростить алгоритмы выполнения операций так, что все микрооперации в любой момент времени одинаковы для всех процессоров 6. Тем самым создается возможность убрать местное управление в процессорах 6 и управлять от общего для всех устройства управления (не показано).

Следует также отметить, что обмен информацией между блоком 1 памяти и блоком 4 памяти не требует дополнительного времени и может происходить одновременно с работой оперативного запоминающего устройства 4 с процессо» рами 6. Пока одни области блока памяти 4 заняты работой с процессорами 6, другие области этого блока 4 могут обмениваться информацией с блоком 1 памяти.

Таблица 1

Коммутаторы

1- ro яруса

М

1 а1 О

2 а 0

) 2 3 (0 0

О, 0

Распределение разрядов на 1-4 входах коммутаторов 1-ro яруса

Выход коммутаторов

1-го яруса

13

9)8284 14

Продолжение табл. 1, Коммутаторы

1-го. яруса аспределение разрядов а 1-М входах коммутаоров 1-ro яруса

ГТ 1" а„0 0 0

0 0 а., 0

nial ап+1 а

М1 ам

0 ам

6 ам 1 ьмм+ й

М1+и 0 0 а811

Таблица 2

Распределение выходов 1-ro яруса на 1-4 входах коммутаторов 2-ro яруса

% (3"

Ь„о

2 Ь, Ь„ ь„

Коммутаторы

2- ro яруса

0 0

О 0

Выход комму.таторов

1-ro яруса

Выход коммутаторов

2-ro яруса 16 табл.2

938284

Продолжение аспределение р

-го яруса на 1 ах коммутаторо руса

11 яруса

2 3

bM4+n

0 Ьм tn

Ьм+и

Сщ +р

0 Ь„„„„

0 0

Таблица 3

»»»» » »»

Распределение разрядов

С на 1-4 входах коммутаторов 1-ro яруса

»

Распределение выходов

1-го яруса на 1-4 входах коммутаторов 2-го яруса

3 4

С„СВ СВ С„Ь Ь„

by Ь ЬВ Ь4

b5 (Ь Ь

Ь ЬВ

2 С СЬ С1в С14 Ь1

С С С1 С,15 Ь 3 ав

4 Ь Ь

Сф СВ С С1В Ь4

Ьь Ь1

ЬВ ЬЬ ЬЧ ЬВ

b6 b„ be Ь9

5 <$ Сд С1 С1- Ь 5

СЬ С,О СМ С,В Ььа ь и C)5 C)9

b1 ЬВ

Ь9 Ью ач аВ

10

С о

° °

° »»»»»

Коммутатор

1-го яруса

Комму таторы

2-ro яруса

Выход коммута" торов

l -ro яруса

Коммутатор

2- го яруса

Выход комму-. таторов

2-ro

Выход коммутаторов

2- го яруса

18

Продолжение табл. 3

938284 аспределение разрядов на 1-4 входах комутаторов 1-го яруса

2 3 4

1 ) руса

1 2 3

° ° а ) 1

12

С 14

14

16 СМь C àî С 4 С е Ь 16 16 Ь16 В .19 а Ь

С т С . С 5 С щ Ь1

l 8 СЩ С д С 15 С О bye Ь1 0 а м

C g СЪ Cg СЬ bing 81 ьИ

2Г12 Сл Г l

Таблица 4

"Сложение"

"Вычитание"

А + В

A - В 0

"Сложение"

"Вычитание"

В-A 0

Коммутатор

1-го яруса

Выход ком» мутаторов

1-го яруса

Коммутатор

2-го яруса

Распределение выходов

1-ro яруса на 1-4 входах коммутаторов 2-го яруса

Выход коммуаторов

-го

938284 20

Продолжение табл. 4

"Вычитание" lAi -1811 0

1 1 в

Ье ее вее ее«»ее« йееее «ее

Операция Знаки исхрдных

1 еч е °

Л «»

Зн,А Зн.8

»е»» ° »ее« ве «е е ч

Знак результата ЗнвС

Цикл. перенос

Зн.А

Зн.А

0 Зн.А

0 0

А+В 0

1 Зн.В

0 Зн.А

1 Зн.В

0 Зн.A

1 Ина.Зн.A

0 Зн.А

1 Инвер.Зн.А

Я-В 0

Зн. В

Зн.В

0 Зн.в

Ина.зн.В

0 Зн.В

В-А 0

1 Инв.Зн.В

«««ее«»е е ве»ее«че

Таблица 5

938284

Продолжение табл. 5

Знак результата

Зн.С

Операция, Знаки исходных чисел

Зн.А Зн.В

Цикл перенос

)At - 1В1 0

1 . 1

Формула и зобрет:ения

1. Устройство для побитовой обра- 2о ботки чисел, представленных в Форме с плавающей запятой, содержащее Й процессоров, каждый из которых содержит четыре коммутатора, четыре арифметико-логических блока, шифратор 2$ семь регистров сдвига и формирователь знака, а также общие для всех процессоров.два блока памяти, два узла коммутации и m регистров сдвига, выходы которых объединены и подключены к уп- зв равляющему входу второго блока памяти, вход данных которого подключен к выходам процессоров, выход второго блока памяти подключен к первому и второму входам каждого процессора,-информационный вход первого блока памяти подключен к входу ввода устройства, третьи входы каждого процессора объединены и подключены к входу кода операции устройства, о т л и- ч а ю щ е е с я тем, что, с целью повышения производительности, входы регистров сдвига объединены между собой и подключены к выходу первого узла коммутации, вход которого подключен к выходу первого блока памяти, вход которого соединен с выходом второго узла коммутации, вход которого соединен с выходом второго блока памяти, а в каждом процессоре выход первого коммутатора подключен к выходу процессора, первый, второй, третий и четвертый входы коммутатора соедине ны с выходом формирователя знака, выходом первого арифметико-логическо55 го блока, выходом второго арифметикологического блока, выходом первого регистра сдвига и входом второго регистра сдвига, соответственно, выход которого соединен с первым и нформаци-. онным входом первого арифметико-логического блока, второй информационный вход которого соединен с информационным входом формирователя знака, первым информационным входом второго арифметико-логического блока и первым выходом третьего арифметико-логического блока, второй выход которого со единен с входом первого регистра сдвига, первый информационный вход третьего арифметико-логического блока подключен к выходу второго ком" мутатора, а второй информационный вход - к выходу третьего коммутатора, управляющие входы второго, третьего и четвертого коммутаторов объединены и подключены к выходу четвертого арифметико-логического блока, первый информационный вход которого соединен с первым входом шифратора, входом третьего регистра сдвига, входом четвертого регистра сдвига, первым информационным входом второго коммутатора и подключен к первому входу процессора, выход третьего регистра сдвига соединен с вторым информационным входом второго коммутатора, первый информационный вход третьего коммутатора соединен с входом пятого регистра сдвига, вторым информационным вхо" дом четвертого арифметико-логического блока, входом шестого регистра сдвига, вторым входом шифратора и подключен ко второму входу процессора, выход шифратора подключен к управляющим входам первого, второго и третьего арифметико-логического блока и формирователя знака, выход пятого регистра сдвига соединен со вторым информационным входом третьего коммутатора, выходы четвертого и шестого регист23

938284

24 ров сдвига соединены с первым и вторым информационными входами четверто. го коммутатора, соответственно, выход которого соединен с входом седь-. мого регистра сдвига, выход которого соединен с вторым информационным входом второго арифметико-логического блока.

2. Устройство по п..1, о т л и " ч а ю щ е е с я тем, что первый арифФВ метико-логический блок содержит элемент И, сумматор, два триггера, элемент НЕ и коммутатор, выход. которого соединен с выходом блока, первый информационный вход коммутатора со- М единен со входом элемента HE и информационным выходом сумматора, выход переноса которого соединен с выходом первого триггера, выход которого со" единен с входом переноса сумматора, щ первый информационный вход которого соединен с первым информационным входом блока, второй информационный и управляющий входы блока соединены с первым и вторым входами элемента И, 2ф соответственно, выход которого соединен с вторым информационным входом сумматора и входом второго триггера, выход которого соединен с управляющим входом коммутатора, второй информа" рионный вход которого соединен с выходом элемента НЕ.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что второй арифметико-логический блок содержит элемент ИЛИ, сумматор.и триггер, выход которого соединен со входом переноса сумматора, первый информационный вход которого соединен с выходом элемента ИЛИ, первый информацион" в ный, второй информационный и управляющий входы блока подключены к пер- вому и второму входу элемента ИЛИ и второму информационному входу сумматора, соответственно, выход переноса сумматора соединен со входом триггера, выход суммы сумматора соединен с выходом блока.

4. Устройство no n. 1, о т л и " ч а ю щ е е с я тем, что третий арифметико-логический блок содержит элемент НЕ, коммутатор, сумматор, триггер и первый и второй элементы И, выходы которых подключены к первому и второму выходу блока, соответствен. но, первый информационный вход блока подключен к первому информационному входу коммутатора и входу элемента НЕ, выход которого соединен со вторым информационным входом коммутатора, управляющий вход которого соединен со вторым информационным входом блока и первыми входами первого и второго элементов И, соответственно, вторые входы которых объединены и подключены к выходу триггера и входу переноса сумматора, выход которого соединен со входом триrгера, первый информационный вход сумматора соединен с выходом коммутатора, а второй информационный вход сумматора:- с управляющим входом блока.

5. Устройство по и. 1, о т л ич а ю щ е е с я тем, что четвертый арифметико-логический блок содержит четыре элемента НЕ, два сумматора, два триггера, два регистра сдвига, коммутатор, два элемента ИЛИ, два элемента И, блок элементов НЕ, блок элементов И и блок элементов И-НЕ, выход которого соединен с первыми вхо» дами первого и второго элементов И, второй вход первого элемента И соединен с первым входом первого элемента ИЛИ и выходом первого элемента HE вход которого соединен с выходом первого триггера и входом переноса первого сумматора, выход переноса которого соединен с входом триггера, а информационный выход - с входом первого регистра сдвига, выход которого соединен с первым входом коммутатора, второй вход которого соединен с выходом второго регистра сдвига, вход которого соединен с информационным выходом второго сумматора, выход пееноса которого соединен с входом торого триггера, выход которого соединен с входом второго элемента НЕ и входом переноса второго сумматора, первый информационный вход которого соединен с выходом третьего элемента НЕ, вход которого соединен с пер,вым информационным входом блока и пер вым информационным входом первого сумматора, второй информационный вход которого соединен с выходом четвертого элемента НЕ, вход которого соединен с вторым информационным входом блока и вторым информационным входом второго сумматора, выход коммутатора подключен к входу блока элементов НЕ, выход которого соединен с входом блока элементов И-НЕ и входом блока элементов И, выход которого соединен с вторым входом первого элемента ИЛИ и первым входом второго элемента ИЛИ. выход второго элемента НЕ соединен с

25 938284 26 третьим входом коммутатора, вторыми 1. Parcinson В.O. DAP S add power входами второго элемента И и второго to computer processing. - "Electro" элемента ИЛИ и выходом блока, выходы nics and instrumentation", ЙоУ, первого и второго элементов И, перво- 1978, и 11. го и второго элементов ИДИ подключены у 2. Согып1 P. and others. The к выходу блока. seriа1 microprocessorarry (SHA) Symp

Источники информации, on comp arch, 5th, 1978, р 230 235 принятые во внимание при экспертизе (прототип ).. 938284

84 Кмкь аЦмюс

Составитель П. Чистобородов

Редактор Н. Джуган Texpeg И. Гайду Корректор Н. Швыдкая

Заказ" 14Ю73 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва Ж-35 Раь аская наб. д. 4/5

- -"- — - -- -- -- --- --»- -- - » - -- --Филиал ППП Патент", г. Ужгород, ул. Проектная,