Преобразователь двоичных чисел в двоично-десятичные числа
(72) Автор изобретения
В. И. Омельченко (71) Заявитель
Таганрогский радиотехнический институт им.В.Д.Калмыкова (54) ПРЕОВРАЗОВАТЕЛЬ ДВОИЧНЫХ ЧИСЕЛ
В ДВОИЧНО-ДЕСЯТИЧНЫЕ ЧИСЛА
Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении двоично."десятичных преобразователей в цифровых вычислительных машинах.
Известен преобразователь двоичных чисел в двоично-десятичные, содержащий регистр двоичного числа, шифратор, распределитель импульсов, элементы И и двоично"десятичный сумматор !lj.
Недостаток этого устройствабольшой объем аппаратуры и невозможность преобразований чисел в форме с плавающей запятой.
Наиболее близким к предлагаемому по технической сущности и схемному построению является преобразователь двоичных чисел в двоично-десятичные, содержащий первую группу элементов
ИЛИ, первую группу элементов И, первый и второй счетчики, первый, второй и третий элементы И, триггер, схему сравнения, первый и второй эле4
2 менты ИЛИ, распределитель импульсов, генератор, элемент задержки, первый и второй дешифраторы, регистр множи" теля, регистр двоичного гюрядка, ре" гистр десятичного гюрядка, регистр
5 множимого, блок памяти, первую, вторую и третью группу элементов И умножения, сумматор.
Преобразование двоичного числа, представленного в форме плавающей запятой, известное устройство реализует в два этапа. На первом этапе мантисса двоичного числа умножается на двоичный коэффициент, который вычиСляется заранее и хранится в блоке памяти.
На втором этапе производится последовательное умножение полученного произведения в первом цикле остатков в последующих циклах на 0,1010 с последующим выделением старших четырех разрядов вновь полученных произведений, которые являются тетрадами двоично-десятичной мантиссы (2).
3 941990
Недостаток этого устройства состоит в значительных затратах оборудования, необходимого для хранения двоичных коэффициентов. Для их хранения необходимо, по крайней мере; число ячеек блока памяти 2 и р, где и и р соответственно двоичный и десятичный порядки.
Цель изобретения - сокращение оборудования. о
Поставленная цель достигается тем, что преобразователь двоичных чисел
B двоична-десятичные числа, содержит первую группу элементов ИЛИ, первую группу элементов И, первый и второй счетчики, первый, второй и третий элементы И, триггер, схему сравнения, первый и второй элементы ИЛИ, распределитель импульсов, генератор, элемент задержки, первый и второй дешиф- >< раторы, регистр множителя, регистр зна ка двои чного порядка, реги стр двоичного порядка, регистр множимого, блок памяти, первую, вторую и третью группы элементов И умножения, регистр десятичного порядка, сумматор, причем первый и второй входы коммутации числа умножений преобразователя соединены с первым и вторым входами элементов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И первой группы, выходы которых соединены с информационным входом первого счетчика, выход которого 4ерез первый элемент И соединен с информационным входом второго счетчика и нулевым входом триггера, выход второго счетчика соединен с первым входом схемы сравнения, второй вход которой соединен с нулевым выходом
4а триггера, а выход "Больше или равно" и выход "Меньше" схемы сравнения соединены соответственно с первым входом первого элемента ИЛИ и управляющим входом второго счетчика, второй вход первого элемента ИЛИ соединен с пер45 вым входом пуска преобразователя, а выход первого элемента ИЛИ соединен с входом запуска распределителя импульсов, первый выход которого соединен с вторыми входами элементов И первой группы и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым выходом распределителя импульсов, выход второго элемента ИЛИ соединен с единичным входом триггера, второй вход пуска преобразователя соединен с входом генератора, выход которого соединен
4 с первым тактовым входом распределителя импульсов, входом элемента задержки и управляющим входом первого дешифратора, информационный вход котарога соединен с единичным выходом триггера и первым входом второго элемента И, второй вход которого соединен с выходам элемента задержки и вторым тактовым входом распределителя импульсов, выход второго элемента И соединен с управляющим входом первого счетчика и входом сдвига регистра множителя и управляющим входом сумматора, входы мантиссы и задания константы преобразователя соединены с первым и вторым информационным входами регистра множителя соответственно, управляющий вход которого соединен с третьим выходом распределителя импульсов, управляющим входом регистра двоичного порядка и первым входом третьего элемента И, выход регистра множителя соединен с информационным входам первого дешифратора, вход двоичного порядка преобразователя соединен с информационным входом регистра двоичного порядка, выход которого соединен с информационным входом второго дешифратора, управляющий вход которого соединен с вторым выходом распределителя импульсов, выход регистра десятичного порядка является выходом порядка преобразователя, вход знака порядка преобразователя соединен с входом регистра знака двоичного порядка, выход регистра множимаго соединен с первыми входами элементов
И умножения первой, второй и третьей групп, вторые входы которых соединены с выходами первого дешифратора, выходы элементов И умножения первой, второй и третьей групп соединены с соответствующими информационными входами сумматора, информационный выход которого является информационым выходом преобразователя, а выход переполнения сумматора соединен с.вторым входом третьего элемента И, третий вход которого соединен с выходом "Больше или равно" схемы сравнения, а выход третьего элемента И соединен с первым входом регистра множимога, содержит вторую, третью и четвертую группы элементов ИЛИ, вторую, третью и четвертую группы элементов И, промежуточный регистр, регистр сдвига и сдвигатель, управляющий вход которого соединен с выходом регистра сдвигов, вход которого соединен с выходами элементов
5 9419
И второй группы, первые входы элементов И второй группы соединены с выходами элементов ИЛИ второй группы, входы которых соединены с выходами второго дешифратора и входами элемен- тов ИЛИ третьей группы, выходы элементов ИЛИ второй группы соединены с входом промежуточного регистра, первая группа выходов которого соединена с входами элементов ИЛИ четвертой tO группы, вторая группа выходов промежуточного регистра соединена с первыми входами элементов И третьей группы, вторые входы которых соединены с четвертым выходом распределителя им- 1S пульсов и первыми входами элементов
И четвертой группы, вторые входы которых соединены с выходами элементов
ИЛИ четвертой группы, а выходы элементов И четвертой группы соединены 2в с входом регистра десятичного порядка, выход регистра знака двоичного порядка соединен с трет ьими входами элементов И третьей группы и вторыми входами элементов И второй группы, второй вход регистра множимого соединен с выходом сдвигателя, тактовый вход которого соединен с первым выходом распределителя импульсов, информационный вход сдвигателя соеди- ЗО нен с выходом триггера, вход которого соединен с выходом элементов И третьей группы.
На фиг.l представлена блок-схема предлагаемоro преобразователя; на фиг.2 " таблица связей кодов двоичного порядка с состояниями промежуточного регистра; на фиг.3 — таблица связей состояний выходов второго дешйфратора с числом необходимых сдви- е гов; на фиг.4 - коды двоичных коэффициентов; на фиг.5 — виды передач кодов, необходимые для реализации умножения на два разряда; на фиг.бпример преобразования кодов предлафЯ гаемым устройством.
Устройство содержит (фи г. 1) входы
1-2 коммутации числа умножений, группу элементов ИЛИ 3, группу элементов
И 4, первый счетчик 5, элемент И 6, У ° ц второи счетчик 7, триггер 8, схему
9 сравнения, первый элемент ИЛИ 10, первый вход 11 пуска преобразователя, распределитель 12 импульсов, второй элемент ИЛИ 13, второй вход 14 пуска преобразователя, генератор 15, элемент 16 задержки, первый дешифратор 17, второй элемент И 18, вход 19 двоичной мантиссы преобразователя, 90 6 регистр 20 множителя, вход 21 задания константы, вход 22 двоичного порядка, регистр 23 двоичного порядка, второй дешифратор 24, вторую и третью группы элементов ИЛИ 25-26, промежуточный регистр 27, вторую группу элементов И 28, четвертую группу элементов ИЛИ 29, третью группу элементов И 30, регистр 3 1 десятичного порядка, выход 32 десятичного порядка преобразователя, вход 33 знака порядка преобразователя, регистр 34 знака двоичного порядка, четвертую группу элементов И 35, регистр 36 сдвигов, сдвигатель 37, блок 38 памяти, регистр 39 множимого, группы элементов И 40, сумматор 41, информационный выход 42 преобразователя, третий элемент И 43.
Преобразование в предлагаемом устройстве осуществляется в соответствии со следующим выражением
Га51о=Га1. " 11о" 10 ° (1) где а — мантисса двоичного числа;
- двоичный коэффициент, 1 10 меньше единицы;
Р— двоичный порядок; р - десятичный порядок; а„ - мантисса десятичного числа.
Из (l) следует, что процесс преобразования двоичных чисел с плавающей запятой состоит из двух этапов. На первом этапе производится умножение двоичной мантиссы а на двоичный коэффициент kg. На втором этапе производится последовательное умножение полученного произведения а„ k< в первом цикле остатков в последующих циклах на 0,1010 с выделением старших четырех разрядов (тетрад) и остатков в соответствии с соотношением и;=а-. 0,1010=(Т ); +(а « + );, (2) где и; - произведение; - 5
0 )." остаток OT 1-го умноже-8+4 1 ния на 0,1010;
d<--4 - произведение преобразуемой двоичной мантиссы на двоичный коэффициент.
На первом этапе по величине и знаку двоичного порядка и производится чтение двоичного коэффициента kq из блока памяти и преобразование соответствующего ему десятичного порядка, представленного в двоичной форме.
7 9419
Предлагаемый преобразователь работает следующим образом.
По входу 14 поступает сигнал
"Пуск", включающий генератор 15, ко торый вырабатывает серию импульсов основной тактирующей частоты СОО, эта серия поступает на первый управляющий вход распределителя .12 импульсов, на второй управляющий вход которого поступает серия С05, получаемая 1о из основной серии СОО посредством задержки на полтакта элементом 16 задержки. Одновременно на вход 11 поступает сигнал начала преобразования, который через первый элемент ИЛИ 10 поступает на вход запуска распределителя 12 импульсов, который выдает распределение во времени импульсы И 1, ИС 1, И 2, ИС 2, обеспечивающие подготовительные операции до начала умножения. По импульсу И 1 производится запись преобразуемой двоичной мантиссы ау в регистр 2g множителя, поступающей по входу 19. Одновременно по входам 22 и 23 поступает двоичный порядок и его знак на регистр
23 двоичного порядка и регистр 34 знака двоичного порядка соответственно. По импульсу ИС 1 второй дешифратор 24 расшифровывает содержимое регистра 23 двоичного порядка. Определенные значения двоичного порядка собираются либо по три, либо по четыре группой элементов ИЛИ 25 и устанавливают соответствующие разряды
35 промежуточного регистра 27 в соответствии с таблицей (фи r . .2) ° Табли ца имеет три столбца и девять строк.
В первом, втором и третьем столбцах указаны соответственно номер по порядку элемента ИЛИ второй группы 25, состояния дешифратора 24, собираемые каждым элементом ИЛИ этой группы эле-! ментов, и устанавливаемый разряд промежуточного регистра 27. При этом рассмотрены двоичные числа с порядками (п)=1-29 и соответствующие им двоично-десятичные (р) =1-9. Группа элементов ИЛИ 26 собирает определенwe состояния второго дешифратора
24 в соответствующие группы, уста50 навливающие совместно с группой элементов И 28 в зависимости от знака двоичного порядка определенные разряды регистра 36 сдвигов. Таблица (фиг.3) содержит три столбца и восемь строк. Первый, второй и третий столбцы указывают соответственно знак двоичного порядка, двоичный порядок
90 8 и число сдвигов. Нулевое состояние регистра 34 знака двоичного порядка соответствует положительному знаку, единичное — отрицательному. По импульсу И 2, поступающему с четвертого выхода распределителя 12 импульсов, группа элементов И 30 в соответствии со знаком двоичного порядка устанавливает адрес чтения блока 38 памяти, который хранит 2р двоичных коэффициентов (по одному на каждый десятичный порядок). причем в пределах каждого десятичного порядка они наименьшие. Старшие двоичные коэффициенты для каждого десятичного порядка образуются путем сдвига выбранного коэффициента на одну, две или три позиции в сторону старших разрядов (фиг.4) Необходимый сдвиг осуществляет сдвигатель 37, а управление сдвигами осуществляет регистр
36 сдвигов. По импульсу ИС 2 сдвигатель 37 производит сдвиг двоичного коэффициента на необходимое число позиции в сторону старших разрядов.
Сдвигатель 37 выполнен двухступенчатым, причем каждая ступень либо сдвигает информацию, либо передает ее без сдвига за один такт. С последней ступени сдвигателя 37 двоичный коэффициент поступает на регистр 39 множимого. Десятичный порядок устанавливается на регистре 31 десятичного порядка с помощью группы элементов
ИЛИ 29 и группы элементов И 35. Одновременно по импульсу ИС 2 на первый счетчик 5 с входа 1 через группу элементов ИЛИ 3 и группу элементов И 4 записывается число умножений на первом этапе, а элемент. 8 памяти через элемент ИЛИ 13 устанавливается в единичное состояние. После этого начинается непосредственное умножение на первом этапе, причем распределитель 12 импульсов устанавливаетсч в нулевое состояние. По первому импульсу СО 51 серии С0.5 элемент И 18 вырабатывает сигнал сдвига содержимого регистра 20 множителя и двоичного накапливающего сумматора. Одновременно содержимое первого счетчика уменьшается на единицу. По следующему импульсу COOI серии СОО дешифратор
17 производит анализ первой пары разрядов регистра 20 множителя. При этом осуществляется умножение на два разряда множителя. В зависимости от состояния анализируемой пары разрядов множителя могут быть следующие типы
9 941990 10 передач (фиг.5) В первом столбце первого остатка с сумматора 41 на указываются возможные состояния ана- регистр 39 множимого, т.е. второй лизируемой пары разрядов множителя. цикл умножения на 0,1010, повторяетВторой столбец содержит перенос П ся еще (i 1 ) п раз. После i ãî умот предыдущей анализируемой пары. Тре- ножения второго этапа схема сравнетий столбец указывает тип передачи ния выдает сигнал, равный (!+1), кочерез три группы элементов И 40 торый сбросит второй счетчик 7 в умножения. Пр — прямой код, Л1 пере- нулевое состояние. Съем тетрад дводача прямым кодом со сдвигом на одну. ично-десятичного числа производится позицию в сторону старших разрядов, te с двоичного сумматора 41 десятичного
Д к - дополнительный код. Информация порядка посредством выходов 42 и 32. четвертого столбца указывает на воз- На фиг.6 представлен пример преможный перенос Пп+1 в следующую пару образования разования двоичного числа разрядов множителя в зависимости от 00,1100! 1001001 с и=-3. Фиг.6 содерсостояния разрядов анализируемой па- 15 жит четыре т б ж т четыре стол ца, указывающие соотры разрядов множителя. Код 11 можно ветственно номер эта етственно номер этапа, номер цикла, представить как единицу более стар- операцию, реализуемую устройством, шего Разряда и отрицательную единицу и разряды регистров и сумматора. в первом разряде. Поэтому при коде
11 следует вычесть множимое из суммы 2о На.первом этапе тапе производится умножечастных произведений, полученный ре- ние двоичной ие двоичной мантиссы на двоичный зультат в сумматоре сдвинуть íà две коэффициент. В 5 2 стол це указываются позиции в сторону стаРших разрядов и циклы умножения на 0,1010. В столбце запомнить, что в следующей паре раз- 3 указывает я вается вид операции. Запись рядов нужно учесть дополнительную gg вида И 4 1Л1 означ означает сдвиг на одну единицу, что и указано в четвертой, позицию в сторону старших разрядов седьмой и восьмой строке четвертого содержимого регист а 39 . А г стра 39 множимого. А столбца. Указанный тип передач осу- запись СИ41ПР2 оз а р означает сдвиг содерществляет три группы элементов И 40 жимого двоичного сумматора 41 на две умножения. По импульсу С001 серии СОО О позиции в сторон с орону младших разрядов. производится передача множимого на Результат преобраз прео разования двоичного двоичный сумматор 41. Первый счетчик числа 0 0996 =О. В р= . ыделение тетрады
5 учитывает число умножений и выпол- двоично-десятичного ч ного числа в конце нен вычитающим. После m/2 умножений каждого цикла аждого цикла подчеркнуты. он устанавливается в нулевое состоя3$ ние, и элемент И 6 выдает сигнал, Для выявления технико-экономичесустанавливающий в нулевое состояние кого эффекта оценим объем памяти элемент памяти и в единичное состоя- предлагаемого и известного устройств, ние второй счетчик . При этом схема необходимый для хранения двоичных ко9 сравнения выдает сигнал больше или эффициентов. При этом следует учитыравныи единице (в данном случае рав- вать, что в известном устройстве для ный единице) ° запускающий через эле- каждого двоичного коэффициента с мент ИЛИ 10 распредели ель 12 импуль- числа двоичных разрядов m следует сов. По импульсу И 1, поступающему хранить соответствующий ему десятичпо входу 21 в регистр 20 множителя, ный порядок с числом разрядов q. Тогзаписывается величина 0„1010, а со- да объем памяти с пересчетом на дводержимое сумматора 41 записывается ичные разряды составит для известного на регистр 39 множимого. По импульсу устройства.
ИС 1 на счетчик 5 записывается по N =2.п (m+g)
1 (3)входу 2 число умножений, равное двум, для предлагаемого через группу элементов ИЛИ 3 и группу N =2p е (4) элементов И 4. После этого начинает- Учитывая, что п>3р и разделив(3) на ся умножение величины а .1 из 0,1010. (4) получим выигрыш в оборудовании
При этом после двух умножений содер- В=З+
l17 % (5) жимое первого счетчика становится Так как величина — соизмерима с нулевым и через схему 6 сравнения дополнительными аппаратурными затрасодержимое второго счетчика увеличи- тами, в предлагаемом устройстве, неeaeTcR на единицу. Затем производит- обходимыми для реализации узлов, то ся выделение первой тетрады. Запись объем памяти сокращается в три раза.
13 94 19 ей группы, выходы элементов ИЛИ третьей группы соединены с входом промежуточного регистра, первая группа выходов которого соединена с входами элементов ИЛИ четвертой группы, S вторая .группа выходов промежуточного регистра соединена с первыми входами элементов И третьей группы, вторые входы которых соединены с четвертым выходом распределителя импульсов и 30 первыми входами элементов И четвертой группы, вторые входы которых соединены с выходами элементов ИЛИ четвертой группы, а выходы элементов
И четвертой группы соединены с входом регистра десятичного порядка, выход регистра знака десятичного порядка соединен с третьими входами элвмен90 f4 тов И третьей группы,и вторыми входаки элементов И второй группы, второй вход регистров множимого соединен с выходом сдвигателя, тактовый вход которого соединен с первым выходом распределителя импульсов, информационный вход сдвигателя соединен с выходом блока памяти, вход которого соединен с выходом элементов И третьей группы.
Источники информации, принятые во внимание при экспертизе ! . Авторское свидетельство СССР 637808, кл. G 06 F. 5/02 1974.
2. Авторское свидетельство СССР 752323, кл. G 06 F 5/02, 3978 (прототип) . фие 1
94l990
Формула изобретения
Преобразователь двоичных чисел в двоично-десятичные числа, содержащий
neрвую группу элементов ИЛИ, первую З группу элементов И, первый и второй счетчики, первый, второй и третий элементы И, триггер, схему сравнения, первый и второй элементы ИЛИ, распределитель импульсов, генератор, элемент задержки, первый и второй дешифраторы, регистр множителя, регистр знака двоичного порядка, регистр двоичного порядка, регистр множимого, блок памяти, первую, вторую и третью группы элементов И умножения, регистр десятичного порядка, сумматор, причем первый и второй входы коммутации числа умножений преобразователя соединены с первым и вторым входами эле-20 ментов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И первой группы, выходы которых соединены с информационным входом первого счетчика, выход которого 25 через первый элемент И соединен с информационным входом второго счетчика и нулевым входом триггера, выход второго счетчика соединен с первым входом схемы сравнения, второй вход зф которой соединен с нулевым выходом триггера, а выход "Больше или равно" и выход "Меньше" схемы сравнения соединен соответственно с первым входом первого элемента ИЛИ и управляющим входом второго счетчика, второй вход первого элемента ИЛИ соединен с пер-. вым входом пуска преобразователя, а выход первого элемента ИЛИ соединен с входом запуска распределителя импульсов, первый выход которого соединен с вторыми входами элементов И первой группы и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым выходом распределителя импульсов, выход второго we-, мента ИЛИ соединен с единичным входом триггера, второй вход пуска преобразователя соединен с входом генератора, выход которого соединен с первым тактовым входом распределителя импульсов, входом элемента задержки и управляющим входом первого дешифратора, информационный вход которого соединен с единичным выходом триггера и первым входом второго элемента И, второй вход которого соединен с выходом элемента задержки и вторым тактовым входом распределите-; ля импульсов, выход второго элемента
И соединен с управляющим входом первого счетчика, входом сдвига регистра множителя и управляющим входом сумматора, входы мантиссы и задания константы преобразователя соединены с первым и вторым информационными входами регистра множителя соответ-, ственно, управляющий вход которого соединен с третьим выходом распределителя импульсов, управляющим входом регистра двоичного порядка и первым входом третьего элемента И, выход регистра множителя соединен с информационным входом первого дешифратора, вход двоичного порядка преобразователя соединен с информационным входом регистра двоичного порядка, выход которого соединен с информационным входом второго дешифратора, управляющий вход которого соединен с вторым выходом распределителя импуль сов, выход регистра десятичного порядка является выходом порядка преоб разователя, вход знака порядка преобразователя соединен с входом регистра знака двоичного порядка, выход регистра множимого соединен с первыми входами первой, второй и тре тьей групп элементов И умножения, вторые входы которых соединены с выходами первого дешифратора, выходы элементов И умножения первой, второй и третьей rpynn соединены с соответ ствующими информационными входами сумматора, информационный выход которого является информационным выходом преобразователя, выход перепол нения сумматора соединен с вторым входом третьего элемента И, третий вход которого соединен с выходом
"Больше или равно" схемы сравнения, а выход третьего элемента И соединен с первым входом регистра множимого, отличающийся тем, что, с целью сокращения оборудования, он содержит вторую, третью и четвертую группы элементов ИЛИ, вторую, третью и четвертую группы элементов И, промежуточный регистр, регистр сдвига и сдвигатель, управляющий вход которого соединен с выходом регистра сдвигов, вход которого соединен с выходами элементов И второй группы, первые входы элементов И второй группы соединены с выходами элементов ИЛИ второй группы, входы которых соединены с выходами второго дешифратора и входами элементов ИЛИ треть
941990
Д/ оичныи кОэяяР иц Уев п>0
Pg) 0
0,/б
/О
n(0
460ичиБlи коэр рициент
О /2
0 /Ã8
01024
0/б РУФ
О/Р/0 72
0/04 g5 76
0/б 7771 /б
О/,74,Г/77 28
015 6 2 5
0/Я5 7 / Р5
0 1 2 Я 0 7 Р J l 2
0/53 5878 У0
О/У Р 7 УФ86 7
01/ УГ 0 ЯZ83
O/49011 6 11
О/8 6 2 б Ф 5 /4
0/4КЯ 1 163 /46 /
О/2 / 717 0243 6 Г
О/01 ФЯГ УУУ/Р У
0 0 б 4 Я Р У 4 2 7 2 5 Ф
О,/21705 УРРФР 5
О/020 б 7 720Г
00 ЕХ Кг 76г КХ
0 / 2 5 7 1 4,7 5 б 1/ /О
0/Р 45601 7607 11
0 11 7 7 77 77777 — 1
014.7 7 7 777 777
007 E6 4 6754 14
0 /1 6 0 7 7 7 777.Г -Ф
0, /+15 1 77775Õ вЂ” 5
О Р 7 Р 22 Р 001Р -6
О, 11 4 Я 6 0 O O 7.77 — 7
g4>ggo
h öик фа
М этала
ОпЕрпЕиИ
Сю 4/
& 4/ 7р2
0 /f 000 //000
Фиг. b
4840/38 Тираж 731 Подписное
ВНИИПИ Заказ
Филиал ППП "Патент", г. Ужгород, ул. Проектная, Ра хУ
Рг 20
См 41
И4011
Си 4/
См 4//7р.Г
ИФР. 0
См 41
См 4/Юр.Г
Рг. 20
См 41
ИСРП/
Сю 41
См 4/БрГ
И40Ф/
См 4/
С 4/юо2
Рг ЛУ
Рг 20
Сю 41
И40П1
Си 41
См 41 РрГ
И4А11
Рг 79
Рг 20 м 1
ИФОМ
См 41
См 41 /7р Я
040 11
См 41
См 4Яо2
Рг ХУ
Рг го
См 4/
ИФФФ1
См4f
Сн41ЛрЯ
И40АЧ
СФ41
2 /. 1 2,7 4 Х 6 7 8 Я 10/1 12
00,/1 06 11 01 001
00 00 /000 00000 0
000 00000 000000
0/1001100/0 0/Р
О/1 0011 0010010
0001100 f 100100
000 000 РРРР 0000
0 0110 01100100
000001100 /1001
О00а 0000001010
00 0000000 00000
0000//00 1/00/0
00 01100 SS u 0 /0
00 0000 /1 00 f 1 00
00 0а11 0 0 11 00 10
000Р /1 1/ // /1/О
00 0000/ / // 1/1
00 // // // f /0000
00РР РР00Р0 /0/Р
000 00000 00 060
01 /1 / 1// /РРРРР
Р/ 11 1 /11/0 0000
00 011 1 f 1/1/000
01 1 / / 1 // / 00000
/РР 1 1/f 101 1000
/7 /7 г /7 л г г ю < г ю а е ° г
V I и v i г 1 г г и г г и
00// //0/ /00000
0Р Р00РР0 Р 0 /Р1Р
0000 0000000000
01 11 1 Р 1 1 0 Р Р РРР
011 / 10f /000000
РР01 f 11Р//РРРР д11 f f Р/1РРРРРО
/РР/ / ОР/ 11 РРРР
00 /00/100/1/00
РРРРРРРРРР 101Р
0Р Р Р Р Р 00 0 0 0 РРО
Р/60 f f /РРООРРО
1 01 11 0000000
ООР f РР1/ /РРРd0
0f ä 0 11 1РР 0Р 0РР
О1/ О РР О f f Р РО РР
