Арифметико-логическое устройство

 

Союз Советскик

Социалистическик

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<» 943709 (61) Дополнительное к авт. свил-ву (22)Заявлено 17.07.79(21) 2817758/18-24 (51) M. Кл.

G 06 F 7(38 с присоединением заявки №

9еударсжквы3 квинтет

CCCP

4о деми изобретений н открытий (23) Приоритет

Опубликовано 15.07.82. Бюллетень №26 (53) УДК681.325 (088. 8) Дата опубликования описания 15 . 07. 82

П. И. ЦивВин, А.А. Солохин, А. В. Филин, А. НКаб;йтевекмй, 1 и Е.Н.Филинов

:Ф (72) Авторы изобретения

Институт электронных управляющих маши а (7l) Заявитель (54) АРИФМЕТИКО-ЛОГИЧЕСКОЕ УСТРОЙСТВО

Изобретение относится к цифровой т вычислит ел ь ной технике и может быт ь использовано при проектировании арифметика-логических устройств малых ЭВМ, Малые ЭВМ часто не содержат в системе команд операций умножения, деления, сдвигов на большое число разрядов, нормализации, что приводит к значительному увеличению времени выполнения программ, включающих ука" ц, занные операции. Для повышения производительности комплексов на базе малых ЭВМ в их состав включается специальный вычислитель, аппаратно выполняющий указанные выше операции.

Известно устройство для умножения. и деления, содержащее блок синхронизации, блок управления, элементы И, первый и второй регистры операндов, zo сумматор, буферный регистр,: блок фиксации положения запятой, счетчик циклов, блок анализа операндов, эле- менты ИЛИ, два триггера (1 1.

Такое устройство не может выполнять такие операции, как сдвиг и нормализация операндов.

Известно арифметическое устройство, содержащее регистр первого операнда, регистр второго операнда, регистр-накопитель, блок формирования знака результата и признака переполнения, регистр результата, регистр знака операндов, шину управления, три блока формирования позиционного признака непозиционного кода, блок умножения, блок деления, блок сдвига, регистр признака переполнения 2:3.

Недостатком этого устройства является большой объем оборудования.

Наиболее близким к изобретению является арифметико-логическое устройство, содержащее регистры операндов, блок распространения переносов,. полусумматор, коммутаторы, блок эле" ментов И, регистр результата и блок . управления (3j.

9437

Это устройство не обладает достаточным быстродействием при его использовании для выполнения многотактных сдвигов.

Целью изобретения является повышение .быстродействия устройства.

Цель достигается тем, что в арифметико-логическом устройстве, содержащем первый, второй и третий регистры, первый, второй и третий комму- 10 таторы, сумматор-вычитатель и блок управления, содержащий регистр слова состояния, регистр циклов и регистр операций, выход сумматора-вычитателя подключен к первым входам данных 15 первого и второго коммутаторов, выходы которых соединены с входами первого и второго регистров соответственно, выход первого регистра подключен к первому входу данных третьего коммутатора, второй и третий входы данных которого подключены к выхоцам регистра слова состояния и регистра циклов блока управления соответственно, выход третьего коммутатора подключен к первому входу сумматора-вычитателя, блок управления содержит первую, вторую и третью программируемые логические матрицы, входы первой из которых подклюзо чены .к выходам регистра слов состояния, регистра циклов., сумматора-аычитателя, первого и второго регистров, регистра операций и к шине адреса устройства, выходы первой программируемой логической матрицы подключены к входам управления сумматора-вычитателя, первого, второго и третьего коммутаторов и входу регистра операций, входы второй программируемой логической матрицы подключены .4в к выходам первого, второго и третьего регистров, сумматора-вычитателя, третьего коммутатора, регистра циклов, регистра слова состояния и регистра операций и к шине адреса устройствй, а выход соединен с входом регистра слова состояния, входы третьей программируемой логической матрицы подключены к выходу регистра операций и выходу регистра циклов, а выход соединен с входом регистра циклов, выход второго регистра подключен к четвертому входу данных третьего коммутатора и второму входу данных второго коммутатора, второй вход дан- 55 ных первого коммутатора подключен к выходу первого регистра, выход тре) тьего коммутатора подключен к выход"

09 4 ной шине данных устройства и входу третьего регистра, выход которого подключен к второму входу сумматоравычитателя, входная шина данных устройства подключена к пятому входу данных третьего коммутатора и входу реги стра ци клов.

На чертеже изображена блок-схема ариФмети ко-логического устройст ва.

Устройство выполнено следующим образом. Выход 1 регистра 2 подключен к входу 3 данных коммутатора 4, входу

5 данных коммутатора 6, входу 7 npgграммируемой логической матрицы 8, входу 9 программируемой логической матрицы 10. Выход 11 коммутатора 6 соединен с выходной шиной 12 данных устройства, входом 13 регистра 14, входом 15 сумматора-вычитателя 16, входом 17 программируемой логической матрицы 8. Выход 18 регистра 14 соединен с входом 19 сумматора-вычитателя

16, входом 20 программируемой логической матрицы 8. Выход 21 сумматоравычитателя 16 соединен с входом 22 данных коммутатора 4, входом 23 данных коммутатора 24, входом 25 программируемой логической матрицы 8, входом 26 программируемой логической матрицы 10. Выход 27 коммутатора 4 соединен с входом 28 регистра 2. Выход 29 коммутатора 24 соединен с вхо. дом 30 регистра 31, выход 32 которого соединен с входом 33 данных коммутатора 6, входом 34 данных коммутатора 24, входом 35 программируемой логической матрицы 8, входом 36 программируемой логической матрицы

10, входная шина 37 данных соединена с входом 38 коммутатора 6, входом 39 регистра 40 циклов ° Вход 39 регистра

40 циклов соединен также с выходом

41 программируемой логической матрицы 42, вход 43 которой соединен с выходом 44 регистра 40 циклов, входом 45 данных коммутатора 6, входом

46 программируемой логической матри" цы 8, входом 47 программируемой логической матрицы 10, Выход 48 программируемой логической матрицы 8 соединен с входом 49 регистра 50 слова состояния, выход 51 которого соединен с входом 52 программируемой логической матрицы 8, входом 53 программируемой логической матрицы 10 и входом 54 данных коммутатора 6.

Вход 55 программируемой логической матрицы 10 соединен с шиной 56 адре-, са устройства и входом 57 програм5 9437 мируемой логической матрицы 8. Выходы 58-62 программируемой логической матрицы 1О соединены соответственно с.входом управления 63 сумматора-вычитателя 16, входом управления 64 коммутатора 4, входом управления 65 коммутатора 24, входом управления 66 коммутатора 6, входом

67 регистра 68 операций, выход 69 которого подключен к входу 70 програм- о мируемой логической матрицы 10, входу 71 программируемой логической матрицы 8 и входу 72 программируемой логической матрицы 42. Программируемые логические матрицы 8, 10 и 42 и регистры 40, 50 и 68 образуют блок 73 управления.

Данное устройство подключается к центральному процессору ЭВИ на правах внешнего устройства с помощью универсальной магистрали связи. В наборе линий магистрали связи имеют. ся шина адреса и шина данных. Центральный процессор устанавливает на шине адреса магистрали связи адрес регистра и производит с ним обмен информацией по шине данных.

Работа устройства на примере вы- . полнения наиболее часто используемой операции в программах с плавающей запятой - операции нормализации числа.

На шине 56 адреса устанавливается адрес регистра 2, а на входной шине 37 данных — операнд, при этом программируемая логическая матрица

35 . 10 формирует на своих выходах 61, 58 и 59 управляющие сигналы, настраивающие коммутатор 6, сумматор-вычитатель.16 и коммутатор 4 соответст4О венно на пропуск информации с входной шины 37 данных на вход 28 регистра

2, где происходит ее запоминание.

На шине 56 адреса устанавливается адрес регистра 31, а на входной шине

37 данных - операнд. Программируемая

45 логическая матрица 10 формирует на своих выходах 61, 58 и 59 управляющие сигналы, настраивающие коммутатор

6, сумматор-вычитатель 16 и коммутатор 24 соответственно на пропуск информации с входной шины 37 данных на вход 30 регистра 31, где происходит запоминание информации. Таким образом регистр 2 содержит младшую часть числа, а регистр 31 - старшую часть числа. Затем на шине 56 адреса устанавливается адрес операции, подлежащей исполнению (в данном случае one-

09 6 рации нормализации) . Программируемая логическая матрица 10 формирует на своем выходе 62 признак операции нормализации, который запоминается в регистре 68 операций. Программируемая логическая матрица 8 в соответствии с содержимым регистров 2 и

31, а также адресом выполняемой операции формирует на своем выходе 48 код, который запоминается в регистре

50 слова состояния. Регистр 40 циклов сбрасывается в ноль. 8 результате установки на выходе 69 регистра 68 признака операции нормализации программируемые логические матрицы

10, 8 и 42 через входы 70, 71 и 72 соответственно настраиваются на выполнение алгоритма нормализации числа.

При этом на выходах 59 и 60 программируемой логической матрицы 10 формируются управляющие сигналы, обеспечивающие сдвиг информации, поступающей на входы 3 и 34 коммутаторов 4 и 24 соответственно на один разряд влево. Сдвинутая информация поступает непосредственно с выходов коммутаторов 4 и 24 на соответствующие входы 28 и 30 регистров 2 и 31, где запоминается. Описанный процесс сдвига информации в регистрах 2 и 31 продолжается до тех пор, пока число не признано нормализованным. После каждого сдвига информации в регистрах 2 и 31 программируемая логическая матрица 8 производит анализ состоя— ния разрядов этих регистров и подготавливает на выходе 48 соответствующий код, который запоминается в регистре 50. На вход 43 программируемой логической матрицы 42 после сдвига операнда поступает. информация о теку. щем состоянии регистра 40 циклов, на основании которой (а также с учетом признака выполняемой операции, поступающего на вход 72) на выходе

41 программируемой логической матрицы 42 формируется код нового состояния регистра 40 циклов, представляющий собой число произведенных сдвигов. В момент времени, когда число становится нормализованным, программируемая логическая матрица 8 формирует признак кбнца операции, -производится сброс регистра 68 Операций в исходное состояние. Таким Образом, после выполнения устройствОм операции нормализации регистры 2 и

31 содержат нормализованный операнд (мантиссу числа), регистр 40 циклов

9437

40 формула изобретения информацию о количестве произведенных сдвигов, регистр 50 слова сост.ояния содержит информацию о текущем состоянии регистров 2 и,31. При выполнении . устройством операций. сдвига, умножения и деления загрузка операндов в регистры 2 и 31 производится аналогично изложенному. При выполнении операции деления (умножения) делитель (множимое) заносится непосредствен- 10 но с выхода 11 коммутатора 6 в регистр 14, который сохраняет записан" ный код числа в процессе выполнения операции. Управление вычислительным процессом в ходе выполнения операций 1З производится так же, как и при выполнении операции нормализации, программируемыми логическими матрицами

8, 10 и 42.в соответствии с признаком операции, записанным в регистре р0

68 операций. Наличие в устройстве возможности непосредственной передачи информации с выходов регистров 2 и 31 на соответствующие им входы 3 и 34 коммутаторов 4 и 24 соответственно 2 позволяет с максимальным быстродействием (минуя коммутатор 6 и сумматор-вычитатель 16) осуществлять реверсивные сдвиги информации в регистрах 2 и 31, что особенно важно при выполнении операций сдвигй и нор. мализации.

Введение в блок управления программируемых логических матриц позво.

-ляет осуществлять гибкое управление вычислительным процессом, существенно увеличивает быстродействие устройства за счет создания одноступенчатых логических структур.

Арифметико-логи чес кое устройст во, содержащее первый, второй и третий регистры, первый, второй и третий коммутаторы, сумматор-вычитатель и блок управления, содержащий регистр слова состояния, регистр циклов и регистр операций выход сумматора-вычитателя

50 подключен к первым входам данных первого и второго коммутаторов, выходы которых соединены с входами первого и второго регистров соответственно, выход первого регистра -подключен к первому входу данных третьего ком09 8 мутатора, второй и третий входы данных которого подключены к выходам регистра слова состояния и регистра циклов блока управления соответственно, выход третьего коммутатора подключен к первому входу сумматоравычитателя, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, блок управления содержит первую, вторую и третью программируемые логические матрицы, входы .первой из которых подключены к выходам регистра слова состояния, регистра циклов, сумматора-вычитателя, первого и второго регистров, регистра операций и к шине адреса устройства, выходы первой программируемой логической матрицы .подключены к входам управления сумматора-вычитателя, пер. вого, второго и третьего коммутаторов и входу регистра операций, входы второй проГраммируемой логической матрицы подключены к выходам первого, второго и третьего регистров, сумматора-вычитателя, третьего коммутатора, регистра циклов, регистра слова состояния и регистра операций и к шине адреса устройства, а выход соединен с входом регистра слова состояния, входы третьей программируемой логической матрицы подключены к выходу регистра операций и выходу регистра циклов, а выход соединен с входом регистра циклов, выход второго регистра подключен к четвертому входу данных третьего коммутатора и второму вхОду данных второго коммутатора, второй вход данных первого коммутатора подключен к выходу первого регистра, выход третьего коммутатора подключен к выходной шине дайных устройства и входу третьего регистра, выход которого подключен к второму вхо ду сумматора-вычитателя; входная шина данных устройства подключена к пятому входу данных третьего коммутатора и входу регистра циклов.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР 600555, кл. G 06 F 7/52, 1975.

2. Авторское свидетельство СССР 601689,. кл. G 06 F 7/38, 1975.

3. Авторское свидетельство СССР

N 648979, кл. G 06 F 7/38, 1975 (прототип).

943709

Составитель В. Березкин

Редактор М.Дылын Техред И,. Гайду Корректор Л.Бокшан

Заказ 51 0 55 Тираж 73 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. жгород, ул. Проектная,