Запоминающее устройство

 

Союз Советскнк

Социапистическми

Респубики

ОПИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ iii951401 (6I ) Дополнительное к авт. свид-ву(22) Заявлено 18.06. 80 (21) 2941586/18-24 с присоединением заявки М (23) П р нори тет (51) М. Кл, G 11 С 19/00

1Ъеударстееиный комитет

СССР ие делам изееретений и атерытий

ОпУбликовано 15.08.82. Бюллетень № 30

Дата опубликования описания 15.08.82 (53) УД К681. 327 .66(088.8) (72) Авторы изобретения

А.Н. Глазунов и Ю. Е. Кутовой (7l ) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Иэ обретение от носит ся к вы числ ительной технике и может быть использовано при конструировании оперативных запоминающих у с трой ст в Э ВМ последоват ел ь ного дейст ви я.

Известно запоминающее устройство с прямой адресацией, используемое в качестве оперативных ЗУ ЭВМ на ферромагнитных элементах памяти 51).

Общими недостатками известного

ЗУ являются необходимость восстановления информации при считывании и сложность изготовления. Магнитные запоминающие устройства, изготовленные интегральным способом, имеют огранйченное быстродействие, так как увеличение амплитуды адресных токов, способствующее увеличению скорости перемагничивания, приводит к разрушению информации в соседних ячейках. По мере возрастания быстродействия резко увеличивается влияние помех, борьба с которыми приводит к усложнению аппаратуры, увеличению ее стоимости, затруднению поиска неисправностей и снижению надежности запоминающего устройст ва.

Наиболее близким к предлагаемому по технической сущности является за5 поминающее устройство с прямой адресацией на регистрах с параллельными записью и считыванием информации, имеющие более высокое быстродейстт0, вие по сравнению с магнитным f 23.

Однако большое количество шин ограничивает быстродействие иэ-.эа роста помех. Кроме этого применение такого ЗУ в ЭВМ последовательного дей ствия затруднительно.

Цель изобретения - повышение быстродействия устройства и его надежности.

Поставленная цель достигается тем, 20 что в запоминающее устройство, содержащее адресный блок, входы которого являются адресными входами устройства, регистры хранения информации,,коммутатор и шины управления, 3 9514 введены первый и второй формирователи, три группы элементов И-НЕ, причем вход первого формирователя соединен с первыми входами элементов

И-HE первой группы, вторые входы элементов И-HE первой группы соеди.нены с первым выходом второго формирователя, вход которого соединен с первой шиной управления, третьи входы элементов И-НЕ первой группы 1о соединены с соответствующими выходами адресного блока и адресными входами регистров хранения информа ции, управляющие входы адресного блока соединены соответственно со >s второй и третьей шиной управления, первые входы элементов И-НЕ второй группы соединены с выходами элементов И-НЕ первой группы, выходы элементов И-НЕ второй группы соединены с информационными входами регистров хранения информации, выходы которых подключены к первым входам элементов И-НЕ третьей группы, вторые входы элементов И-НЕ третьей группы сое динены с вторым выходом второго формирователя, вторые входы элементов

И-НЕ второй группы соединены с выходами элементов И-НЕ третьей группы и с информационными входами коммутазО тора, третьи входы элементов И-НЕ третьей группы соединены с выходами адресного блока, выход коммутатора является выходом устройства, управля ющий вход коммутатора соединен с четвертой шиной управления, а также тем, что адресный блок содержит после. довательно соединенные первый, второй регистры и дешифратор, выходы которого являются выходами адресного блока, входы первого регистра являются адресными входами адресного блока, управляющие входы регистров являются входами управления адресного блока.

На чертеже изображена функциональ45 ная схема предлагаемого устройства.

Оно содержит адресный блок 1, формирователи 2 и 3, элементы И-НЕ 4-6 первой, второй и третьей групп, регистры 7 хранения информации, шины

8-11 управления. Адресный блок 1 содержит регистры 12 и 13, дешифратор

14. Предлагаемое устройство функционирует следующим образом.

Адрес ячейки памяти, в которую на- - до записать или из которой надо считать информацию, последовательным кодом поступа.-. в регистр 12, по сиг01 ф налу приема адреса (СПА) параллельным кодом переписывается в регистр 13.

Дешифратор 14 в соответствии с.адресом по сдвигающим синхроимпульсам (ССИ) на одном из выходов (О,1, 2, ° ..,2 ) формирует сдвигающие синхи роимпульсы, обеспечивающие прием входной информации в соответствующий адресу хранящий регистр 6 при наличии сигнала записи (СЗ ) или выдачу информации из этого регистра при наличии сигнала считывания, разрывается сигналами записи. Так как сдвигающие импульсы поступают с выхода дешифратора 14 только на один хранящий регистр, но в остальных хранящих регистрах потери информации быть не может.

Сигнал записи адреса (СЗА) должен быть импульсным, а сигнал записи (СЗ) и сигнал считывания (СС) могут быть потенциальными, но по длительности должны равняться времени сдвига всех разрядов так, чтобы суммарное время приема адреса, дешифрации адреса и задержек на входе или выходе регистров 7 равнялось времени сдвига всех разрядов каждого регистра 7. Это значит, что при большей разрядности слов количество регистров 7 можно увеличить, но при этом необходимо помнить и об увеличении задержки на дешифрацию, ввод или вывод информации при увеличении количества разрядов в адресе.

Точное соотношение можно определить зная характеристики элементной базы.

Применение предлагаемого устройства для построения оперативных запоминающих устройств ЭВМ последовательного действия позволяет сократить номенклатуру базовых элементов в ЭВМ„ упростить обслуживание ЭВМ, повысить их надежность и быстродействие, так как современные регистры, выполненные по интегральной технологии, имеют высокую надежность и лучшую помехоустойчивость при частотах, как минимум, на порядок выше рабочих частот магнитных элементов памяти, а однотипность элементной базы благоприятно сказывается на всех этапах проектирования и эксплуатации ЭВМ.

Для построения ЗУ на 256 шестнадцатиразрядных слов требуется не более 1500 корпусов интегральных импульсов микросхем 133 или 155 серий (1028 элементов К155ИР1), 3? элемен5 95 тов К 155ЛБ2, 17б элементов К 155ЛБ4 и 254 элемента К155ЛБ3), а быстродей ствие ЗУ полностью соответствует быстродействию ЭВМ, построенной на этой же элементной базе.

Использование однокорпусных многоразрядных последовательных регистров и однокорпусных импульсных дешиФраторов существенно сокращает габариты, повышает надежность и технологичность ЗУ. Ремонт ячейки памяти предлагаемого ЗУ сводится к замене микросхемы, а поиск и устранение такой неисправности в процессе эксплуатации не вызывает затруднений.

Формула изобретения

1. Запоминающее устройство, содержащее адресный блок, входы которого являются адресными входами устройства, регистры хранения информации, кбМмутатор и шины управления, отличающееся тем, что, с целью повышения быстродействия . устройства и его надежности, в него введены первый и второй Формирователи и три группы элементов И-НЕ, причем вход первого Формирователя является входом устройства, выход первого формирователя соединен с первыми входами элементов И-НЕ первой группы, вторые входы элементов И-НЕ первой группы соединены с первым выходом второго Формирователя, вход которого соединен с первой шиной управления, третьи входы элементов

И-НЕ первой группы соединены .с соответствующими выходами адресноro блока и адресными входами регистров хранения информации, управляющие

1401, входы адресного блока соединены соответственно с второй и третьей шинами управления, первые входы элементов И-НЕ второй группы соединены с

5 выходами элементов И-НЕ первой группы, выходы элементов И-НЕ второй группы соединены с. информационными входами регистров хранения информации, выходы которых подключены к первым входам элементов И-НЕ третьей группы, вторые входы элементов И-НЕ третьей группы соединены с вторым выходом второго формирователя, вторые входы элементов И-НЕ второй груп15 пы соединены с выходами элементов

И-НЕ третьей группы и с информационными входами коммутатора, третьи входы элементов И-HE третьей группы соединены с выходами адресного бло20 ка, выход коммутатора является Bblxo дом устройства, управляющий вход коммутатора соединен с четвертой шиной управления.

2 . Устройство по и. 1 о т л и25 чающее с я тем, что в нем адресный блок содержит последовательно соединенные первый, второй регистры и дешифратор, выходы которого являются выходами адресного блока, вхоЗ0 ды первого регистра являются адресными входами адресного блока, управляющие входы регистров являются входами управления адресного блока.

Источники информации, принятые во внимание при экспертизе

Каган Б.М. и др. Цифровые вычислительные машины и системы. "Энергия", М., 1973, с. 242-301.

2. Майоров С.А. и др. Принципы

40 организации цифровых машин. Машиностроение", Л., 1974, с. 385-388. рис. 1О. 16 (прототип).