Аналоговое запоминающее устройство

 

ОП ИКАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советснин

Социалистическин республик

<»951403 (Sl ) Дополнительное к авт. свил-ву И 799013 (22)Заявлено 25.05.79(2!) 2772435/18-24 (51)M. Кл.

G 11 С 27/00 с присоединением заявки М (23) Приоритет

5кудврстеппЫ кшннтнт

СССР ню двлаи нзобретеннй н втнрытн11

Опубликовано 15. 08. 82. Бюллетень № 30

Дата опубликованмя описания 15. 08. 82 (53) УДК681.327..66(088.8) (72) Автор изобретения

Ю.Д.Емельянов

Новосибирский элекТротехнический инсти т. (71) Заявитель (54) АНАЛОГОВОЕ ЗАПОИИНАИЩЕЕ УСТРОЙСТВО

Изобретение относится к аналоговой вычислительной технике и может быт ь использовано в уст рой ст вах автоматики, измерительной и вычислительной техники.

Известно аналоговое запоминаюшее устройство по авт. св. 1 799013, которое содержит накопитель, входы которого подключены к выходам блока выборки адресов, блок поочередной выдачи кодов адресов, первые входы которого соединены с информационными шинами устройства, второй вход блока поочередной выдачи кодов адресов подключен к шине управления и к одному из входов генератора тактовых импульсов, первый выход которого соединен с третьим входом блока поочередной выдачи кодов адресов и одним из входов блока выборки адресов, другие входы которого соединены с выходами блока поочередной выдачи кодов адресов, четыре элемента стробирования, причем один из входов первого элемента стробирования соединен со вторым выходом генератора тактовых импульсов, сум, мирукщий усилитель, выход которого

5 соединен с выходом устройства, нуль. орган, фиксатор уровня, ключи, интегрирующие уси лители (интеграторы), переключатели, при этом одни из щ входов второго и третьего элементов стробирования соединены с выходом накопителя и через первый переключатель - с одним из входов первого и четвертого элементов стробирования, другие входы элементов стробирования соединены с третьими выходами генератора тактовых импульсов, выходы элементов стробирования соединены с одним из входов интеграторов, 2ц другие входы которых подключены к четвертым выходам генератора такто" вых импульсов, выход первого интегратора через второй переключатель соединен со входами суммирующего

3 95140 усилителя и выходом второго интегратора, выход третьего интегратора соединен через нуль-орган со вторым входом генератора тактовых импульсов, выход четвертого интегратора че- s рез третий переключатель соединен с одним из входов первого ключа, выход которого соединен с третьим входом третьего интегратора и выходом второго ключа, вход второго клю- О ча соединен со входом третьего и четвертого ключей и шиной напряжения первого операнда, входы пятого и шесторого ключей соединены с шиной напряжения второго операнда, выходы третьего и шестого ключей соответственно подсоединены к выходам первого и четвертого элементов стробирования, выходы четвертого и пятого ключей соединены со входами первого щ и четвертого эламентов стробирования, управляющие входы ключей, с первого по шестой включительыо, соединены с пятыми выходами генератора тактовых импульсов, при этом первый вход фиксатора уровня соединен с выходом устройства, выход фиксатора уровня соединен с первым входом устройства записи, второй вход которого соединен с выходом устройства, причем первый вход седьмого ключа является аналогичным входом устройства, а выход его подключен к первому входу устройства записи и входу шестого интеrpaтора, управляющие же входы фиксатора уровня, устройства записи и седьмого ключа соединены с шестыми выходами генератора тактовых импульсов соответственно.

Накопитель данного устройства

40 может быть реализован как на аналоговых элементах памяти замкнутой структуры, так и на аналоговых элементах памяти разомкнутой структуры. Принцип считывания при этом не меняется (1j.

Недостат ком данного устройства является усложненность конструкции, требующая для выполнения множительно-делительных операций над записываемыми числами наличия фиксатора уровня.

Цель изобретения - упрощение конструкции устройства.

Поставленная цель достигается тем, что в известное аналоговое запоминающее устройство введен восьмой ключ, первый вход которого соединен со вторым входом блока записи, 3 ф второй вход восьмого ключа соединен с шестнадцатым выходом генератора тактовых импульсов, выход восьмого ключа соединен со входом четвертого интегратора.

На фиг. 1 изображена функциональная схема устройства, на фиг. 2,3временные диаграммы, пояснякщие работу устройства в режимах умножения одного записываемого числа на, другое с записью произведения в накопитель и деления одного записываемо.го числа на другое с записью частного в накопитель соответственно.

Предлагаемое устройство содержит накопитель 1, блок 2 выбора адреса, блок 3 поочередной выдачи кодов адресов, блок 4 записи, шину 5 управления, интеграторы 6, 7, 8 и 9, нуль-орган 10, суммирующий усилитель

11, шины 12 и 13 напряжений первого и второго операндов, разрядные ключи 14, 15, 16 и 17, входящие в интеграторы, элементы стробирования

18, 19, 20 и 2 1, ключи 22-29, генератор 30 тактовых импульсов, переключатели 31, 32 и 33, контакты 3438 переключателей 31, 32 и 33.

Устройство (фиг. 1) работает следующим образом.

Режим записи одного числа задается положением переключателей 31, 32, 33 и сигналом задания операции на шине 5 управления генератора 30 тактовых импульсов. Принцип записи аналогичен известному принципу записи в элементы памяти с замкнутой структурой. В этом режиме работы ключ 28 постоянно замкнут, а ключ 29 разомкнут. Процесс считывания записываемого в накопитель

1 числа также аналогичен уже изве" стному, за исключением коммутации разрядными ключами 16 и 17 запоминакщих конденсаторов интегрирующих усилителей 8, 9 по заднему фрон ту импульса записи, с целью подготовки выходного устройства к следукщему такту считывания. Сравнение входной и выходной величин в блок

4 записи и запись разности в накопитель 1 происходят по сигналам управления, формируемым генератором 30 тактовых импульсов.

В режиме умножения одного записываемого числа на другое, находящееся в накопителе (фиг. 2 ), на шину 5 управления поступает сигнал задания операции. Генератор 30 такто9514

20 зо

4О

50

55 вых импульсов, запускаясь по этому сиг налу, обеспечивает совмест но с переключателями 31, 32 и 33 программу коммутации всех узлов устройства. В первом такте работы осуществляется сравнение входной величины U с выходной U (О =О), и блок

Вью ых записи 4 формирует сигнал записи по первому адресу накопителя 1, пропорциональный U<,(фиг. 2 а, с).

Во втором такте работы устройства осуществляется поочередное считывание информации по первому и второму адресам из накопителя 1 с выполнением операции деления одного числа на . другое в выходном устройстве, а на выходе устройства появляется напряжение, пропорциональное Ц /U - d U/U где .Д „ 0 - погрешность записй в первом такте записи Ilo первому адресу (фиг. 2 d, f, g, h, i, j, 1).В третьем такте работы происходит по сигналу с генератора 30 тактовых импульсов сравнение выходной величины

0.1/U<-д„0/02 со входной U (фиг.2а).

flo окончании процесса сравнения результат запоминается на запоминаоцем конденсаторе интегратора 6, что обеспечивается замыканием ключа 29 по сигналу управления с одного из шестых выходов генератора 30 тактовых импульсов (фиг. 2 g, m). По заднему фронту импульса, управляющего ключом 29, замыкаются разрядные ключи 16 и 17 интеграторов 8 и 9 с целью приведения их в исходное состояние для следующего такта работы (фиг. 2 1, m). В этом такте работы производится считывание инвертированной величины сигнала по второму адресу, что достигается изменением программы коммутации элемента стробирования 19, и на вход интегратора

7 поступает сигнал от импульса подго товки второго числа (фиг. 2 h, i).

В этом же такте работы производится умножение двух имеющихся в выходном устройстве чисел. В результате на выходе устройства появляется напряжение, пропорциональное -U U +U„- Д „0 (фиг. 2 3).

В следующем такте работы устройства ключ 28 в течение процессов срав. нения и записи по первому адресу находится в разомкнутом состоянии (фиг. 2 в) .

Таким образом, блок записи 4 формирует сигнал записи, пропорциональный 04 Uy-14- AU, так как 0р„=0 =0

03

6 (фиг ° 2 с), и в элементе памяти по первому адресу накапливается информация пропорциональная U - 02-Ц +Д„U+U

f< 0- $0=0< U - @U, где d U — погреш-. ность записй во втором такте записи по первому адресу. Ио заднему фронту импульса записи замыкаются разрядные ключи 16 и 17 интегрирующих уси лителей 8 и 9 с целью приведения их в исходное состояние для следующего такта работы (фиг. 2 с, 1) . Следующий такт работы устройства - считывание информации поочередно по первому и второму адресам и выполнение в выходном устройстве операции деления одного числа на другое. В результате на выходе устройстsa появляется напряжение, пропорциональное 0 tf U/U (фиг. 2 1). В следующем такте работы осуществляется сравнение в блок записи 4 входной U и выход1 ной 0<- 6>0/U величины напряжения.

flo окончании процесса сравнения результат запоминается на запомина-. ющем конденсаторе интегрирующего усилителя 6, что обеспечивается замыкание ключа 29 по сигналу управления с одного из шестых выходов генератора 30 тактовых импульсов (фиг. 2а), (lо заднему фронту импульса, управляющего ключом 29, замыкаются разрядные ключи 16 и 17 интегрирующих усилителей 8 и 9 с целью приведения их в исходное состояние для следующего такта работы (фиг ° 2 1, m).В этом же такте работы осуществляется считывание сигнала от импульса подготовки по второму адресу — U и запоминание его на запоминающем конденсаторе интегрирующего усилителя

7 с целью выполнения операции умножения одного числа на другое. В результате выполнения операции умножения на выходе устройства появляется напряжение, пропорциональное

<, 0 (фиг. 2 1). В дальнейшем режим работы периодичен, т,е. происходит сравнение, причем сигнал управления, поступающий от генератора 30 тактовых импульсов, размыкает ключ

28, в результате чего после сравнения блок 4 записи формирует сигнал записи по первому адресу, пропорциональный dj U, затем поочередно считывание по первому и второму адресам и так далее.

Режим записи произведения двух чисел продолжается до тех пор, пока

4 U в 1-там такте записи не станет

7 95 меньше наперед заданный величины погрешности.

Таким образом, при упрощении конструкции устройства, оказывается возможным осуществление операции умножения одного записываемого чис-. ла на другое непосредственно в накопителе одновременно с записью результата.

В режиме деления одного записываемого числа на другое, хранимое в накопителе, (фиг. 3) на шину управления 5 поступает сигнал задания операции. Генератор 30 тактовых импульсов, запускаясь по этому сигналу, обеспечивает совместно с переключателями 31, 32 и 33 программу коммутации всех узлов устройства.

В первом такте работы устройства производится сравнение входной величины напряжения 04 с напряжением 0>b на выходе устройства, которое в этот момент времени равно нулю, и запись входной величины по первому адресу в накопитель 1 (фиг. 3 а, с}.

Во втором такте работы осуществля" ется поочередное считывание информации по первому и второму адресам из накопителя 1 с выполнением в:выходном устройстве операции умножения одного числа на другое, и на выходе устройства появляется напряжение, пропорциональное 04 U -d

0< U — погрешность запйси в первом такте записи по первому адресу (фиг. 3 d, f, h, 1, j, 1) °

В третьем такте работы происходит сравнение выходной величины 0„.0 б„U U со входной U (Фиг. 3 а) °

По окончании процесса сравнения его результат U -U . U +Д„U-U запоминается на запоминающем конденсаторе интегратора 6, что обеспечивает замыкание ключа 20 по сигналу управления с одного из шестых выходов генератора тактовых импульсов 30 (фиг.3 д, m). По заднему фронту импульса, управляющего ключом 29, замыкаются разрядные ключи 16 и 17 интегратора

8 и 9 .с целью приведения их в исходное состояние для следующего такта работы (фиг. 3 1, m). В этом такте работы производится считывание по второму адресу инвертированной величины - U, что достигается измененивм программы коммутации элемента стробирования 19, и на вход интегра1403 8

5 о

25 зо

50 с тора 7 поступает сигнал от импульса 1 подготовки второго числа (фиг. 3 h, i ) . В этом же такте работы производится деление двух имеющихся в выходном устройстве чисел, и на выходе устройства в результате появляется напряжение, пропорциональное - U /U +

+U -$U (фйг. 3 1).

В следующем такте работы устройства осуществляется сравнение выходной величины - U /U +U -Д U со входной 04 и запись результата сравнения по первому адресу и накопитель 1.

При этом ключ 28 в течение этого такта работы находится в разомкнутом состоянии (Фиг. 3 в), и устройство записи 4 формирует сигнал записи, пропорциональный 04/U -Ц +д„U, так как U не поступает на вход устрой4 ства записи 4 (фиг. 3 в, с). В результате записи в элементе памяти накопителя 1 по первому адресу накапливается информация, пропорциональ" ная U /13.2-01+ Д„О+О„-d U-д„0=0„/U (0, где Д 0 - погрешность записи во втором такте записи по первому адресу. По заднему Фронту импульса записи замыкаются разрядные ключи

16 и 17 интеграторов 8 и 9 с целью приведения их в исходное состояние для следующего такта работы (фиг. 3 с, I).

В следующем такте работы устройства производится поочередное считы" вание информации иэ накопителя 1 по первому и второму адресам с выполнением операции умножения на величину числа находящегося по второму адресу. В результате на выходе устройства появляется выходное напряжение, пропорциональное U -ф 0 0 (фиг. 3). В следующем такте работы происходит сравнение входной величины 04 и выходной U -Д U U . Ilo окончании процесса сравнения реэульт ат + 4gUU < фикс иру ет ся с помощ ью ключа 29 на эапоминакщем конденсаторе интегратора 6. При этом по зад" нему фронту импульса, управляющего ключом 29, замыкаются разрядные ключи !6 и 17 интеграторов 8 и 9 с целью приведения их в исходное состояние для следующего такта работы (фиг. 3 1, m). Затем производится считывание инвертированного числа по второму адресу с выполнением операции деления в выходном устройстве, и на выходе появляется напряжение, пропорциональное - d U (Фиг. 3 1). формула изобретения

9 9514

В следующем такте при выполнении сравнения входной 0,1 и выходной величины напряжения -QU ключ 28 разомнут, и устройство записи Ч вырабатывает сигнал записи по йервому адресу, пропорциональный di U.

Ио заднему фронту импульса записи замыкаются разрядные ключи 16 и 17 интеграторов 8 и 9 с целью приведения их в исходное состояние для 10 следующего такта работы (фиг. 3 с, 1).

В элементе памяти накопителя 1 по первому адресу в результате накапливается информация, пропорциональная U

Иэ Ьтого следует, что при упрощении конструкции устройства сохраняется воэможность выполнения операции деления одного записываемого числа на другое непосредственно в

03 10 накопителе с одновременной записью результата.

Таким образом, достигнуто упрощение конструкции устройства при замене фиксатора уровня ключом, причем сохранена возможность выполнения множительно-.делительных операций над записываемыми числами непосредственно в накопителе.

Аналоговое запоминающее устройство по авт. св. У 799013, о т л и ч аю щ е е с я тем, что, с целью упрощения устройства, в него введен восьмой ключ, первый вход которого соединен с вторым входом блока записи, второй вход восьмого ключа соединен с шестнадцатым выходом генератора тактовых импульсов, выход восьмого ключа соединен с входом четвертого интегратора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 799013, кл. G 11 С 27/00, 26.03.79 (прототип).

951403

Составитель A,Âoðîíèí

Редактор С.Запесочный Техред M. Tertep коРРектоР Г, Решетник

Заказ 595 59 Тираж 2 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35 . Раушская наб., д, 4/g филиал ППП Патент, r. Ужгород, ул. Проектная,