Устройство для адаптивного мажоритарного декодирования телемеханических дублированных сигналов

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ <951732

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. свид-ву N 884163 (22)Заявлено 11.01.80 (21) 2867925/18-09 (51)Щ. Кд, Н 04 L 1/10

Н 03 К 13/32 с присоединением заявки №

5Ьеударстеенньй комитет (23) Приоритет ао делам нэобретеннй н открытий

Опубликовано 15 08 82 ° Бюллетень № 30

Дата опубликования описания 17. 08. 82 (53) УДК 621. 294. .14(088.8) А. К. Грешневиков, В. И. Ключко, Ю. И. Никола

Н.M. Родичев и С.В. Кузнецов (72) Авторы изобретения (7l ) Заявитель (54.) УСТРОЙСТВО ДЛЯ АДАПТИВНОГО МАЖОРИТАРНОГО

ДЕКОДИРОВАНИЯ ТЕЛЕМЕХАНИЧЕСКИХ ДУБЛИРОВАННЫХ

СИГНАЛОВ

Изобретение относится к телемеханике и вычислительной технике и может быть использовано в адаптивных системах передачи дискретной информации по каналам связи низкого качества для коррекции ошибок при многократном дублировании сообщений.

По основному авт. св. У 884163 известно устройство для адаптивного мажоритарного декодирования телемеханических дублированных сигналов, содержащее два регистра сдвига, первый элемент И решающий блок, два элемента И, третий регистр сдвига и последовательно соединенные ключ и счетчик, выходы которого подключены к первым входам элементов И, объединенные-вторые входы которых подключены к сбросовому входу ключа, к управляющему входу которого подключен выход решающего блока, при этом выходы регистров сдвига подключены ко входам решающего блока и устачовочным входам счетчика, а выходы элементов И соответственно подключены ко входам регистров сдвига и допол нительным входам решающего блока, при этом блок выполнен в виде трех каналов, каждый из которых состоит из последовательно соединенных переключателя, элемента И, элемента ИЛИ и ключа, причем выход ключа каждого из каналов подключен ко входам дополнительного элемента ИЛИ, при этом во второй канал введен дополнительный элемент И, включенный между выходом элемента И и вторым входом элемента ИЛИ, а второй вход дополнительного элемента И объединен с пер" вым входом элемента И первого канала и вторым входом элемента И третьего канала, второй вход элемента И перро вого канала объединен с первым входом элемента И второго канала и через четвертый ключ подключен к четвертому входу дополнительного элемента ИЛИ, к пятому входу которого через пятый

3 .95173 ключ подключен второй вход элемента

ИЛИ второго канала, выход которого подключен к второму входу элемента

ИЛИ третьего канала, первый вход которого подключен к второму входу элемента ИЛИ первого канала, третий вход которого подключен к второму входу элемента И второго кана.ла и через шестой ключ к шестому входу дополнительного элемента ИЛИ(1). 1р

Однако известное устройство обладает ограниченностью функциональных возможностей, проявляющейся в том, что оно не может осуществлять цикловое фазирование принимаемой инфор" мации. Это снижает помехоустойчивость, так как приводит к потере информации или к приему искаженных сообщений.

Целью изобретения является повышение помехоустойчивости.

Для достижения этой цели в устройство для адаптивного ма>норитарно-. го декодирования телемеханических дублированных сигналов, содержащее два регистра сдвига, первый элемент

И и решающий блок, два элемента И, третий регистр сдвига и последоватет льно соединенные ключ и источник, выходы которого подключены к первым входам элементов И, объединенные вторые входы .которых подключены к сбросовому входу ключа, к управляющему входу которого подключен выход решающего блока, при этом выходы регистров сдвига подключены ко входам 5 решающего блока и установочным входам счетчика, а выходы элементов И соответственно подключены ко входам реги" стров сдвига и дополнительным входам решающего блока, при этом решающий блок выполнен в виде трех каналов, каждый из которых состоит из последовательно соединенных переключателя, элемента И, элемента ИЛИ и ключа, причем выход ключа каждого из каналов 45 подключен ко входам дополнительного элемента ИЛИ, при этом во второй ка- нал введен дополнительный элемент И, включенный между выходом элемента и вторым входом элемента ИЛИ, а вто- 50 рой вход дополнительного элемента И с объединен с первым входом элемента И первого канала и вторым входом элемента И третьего канала, второй вход элемента И первого канала объе- 55 динен с первым входом элемента И вто-. рого канала и через четвертый ключ подключен к четвертому входу допол2 ф нительного элемента ИЛИ, к пятому входу которого через пятый ключ под- ключен второй вход элемента ИЛИ втор рого канала, выход которого подключен к второму входу элемента ИЛИ третьего канала, первый вход которого подключен к второму входу элемента ИЛИ первого канала, третий вход которого подключен к второму входу элемента И второго канала и через шестой ключ к шестому входу дополнительного элемента ИЛИ, введены последовательно соединенные анализатор фазирующего сигнала и селектор, выход которого подсоединен к первому дополнительному входу решающего блока, второй дополнительный вход которого является вторым выходом анализатора фазирующего сигнала, вход которого подключен к дополнительному выходу решающего блока.

На чертеже приведена структурная электрическая схема предложенного устройства.

Устройство содержит ключ 1, счет чик ?, накопитель 3, решающий блок

4, анализатор 5 фаэирующего сигнала и селектор б.

Устройство работает следующим образом.

Ключ 1 открывается, когда устанавливается факт начала поступления информации (например, по выделению несущей частоты и др.). Этот момент в общем случае может не совпадать с началом приема первого элемента принимаемого подблока. Допустим устройство начало работать с момента приема (i+1)-го элемента. Тогда через и тактов в первый регистр накопителя 3 через счетчик 2 сначала записывается (n-1) конечных элементов первого подблока и затем i начальных элементов второго подблока. При приеме последующих элементов счетчик

2 подсчитывает число единиц V> (j=

=1, 2, ... n) в одноименных элементах, сдвинутых íà i тактов последовательностях и соответствующие цифровые коды записывает в накопитель

3. На каждом п(3$-1)+1 такте (где

3» . к) начинается попытка выделения сигнала циклового фазирования. Так, например, для P = 1 на 2п+! такте цифровые коды, прмимо записи в накопитель 3, поступают в- решающий блок 4, который работает следующим образом:

5 95 а) если выполняются неравенства

0,5(

6) при невыполнении неравенств (1) формируется "0". формируемая последовательность поступает в анализатор 5 фазирующего сигнала. Если ошибки отсутствуют, то анализатор 5 идентифицирует сформированную в блоке

4 последовательность, как фазирующую, однако сдвинутую на i-тактов.

На такое же число тактов сдвинуты цифровые коды, а следовательно, и сообщение в накопителе 3. Последовательно, прежде чем начать выделение сообщения, необходимо цифровые коды в накопителе 3 циклически сдвинуть на (и-i) тактов, чтобы однозначно зафиксировать начало сообщения.

Для этого при выделении фазирующего сигнала анализатор 5 формирует управляющий сигнал, который поступает через решающий блок 4 на ключ 1, закрывая его. Информация на вход счетчика 2 прекращает поступать и цифровые коды с выхода накопитеяя через счетчик 2 перезаписываются на вход накопителя 3 беэ изменения. Одновременно и синхронно с циклической перезаписью цифровых кодов селектор 6 отслеживает фазовое положение сигнала. циклового фазирования. Этот процесс продолжается до момента, когда селектор

6 зафиксирует заданную (начальную) фазу. Тогда сигнал с выхода селектора 6 поступает в решающий блок 4, который начинает работать по прави лу: а) если выполняется неравенство

V> 1,5P (2) то в 3-ом разряде сообщения формируется "1";

6) при невыполнении неравенства (2) формируется "0".

В рассматриваемом случае (=1) сформированное сообщение выводится на выход устройства.

Если в принятых подблоках имеют место ошибки (при P =1), то фазирующий сигнал не будет выделен и устройство продолжает прием последующих подблоков. На 8п+1 такте (1=3) осуществляется вторая попытка выделения фазирующего сигнала с исправлением части ошибок. При этом сформированная из цифровых кодов по правилу (1).

1732 последовательность поступает s анализатор 5. Если все ошибки. были исправлены правильно, что анализатор 5 идентифицирует сформированную в блоке 4 последовательность, как фазирующую. При этом через блок 4 подается управляющий сигнал на ключ

1, который закрывается. Осуществляется циклический сдвиг цифровых кодов в накопителе 3 и поиск начальной фазы фазирующего сигнала аналогично рассмотренному ранее. В момент выделения начальной фазы селектор

6 формирует управляющий сигнал, ко1 торый изменяет режим работы решающего блока 4. Сообщение формируется по правилу (2) из цифровых кодов, поступающих из накопителя 4, и выдается на выход устройства.

Если в принятых подблоках (P=3) имеют место неисправляемые ошибки, то фазирующий сигнал не будет выде лен и продолжается прием последующих подблоков.

На 14п+1 также ((=5) осуществляется третья попытка выделения фазирующего сигнала с исправлением ошибок большей кратности. При этом сформированная по правилу (1) последова30 тельность поступает в анализатор 5.

Если все ошибки были исправлены правильно, то анализатор 5 идентифицирует сформированную последовательность как фазирующую. При этом закрывается ключ 1, осуществляется циклический сдвиг цифровых кодов в накопителе 3 и поиск начальной фаэы фазирующего сигнала. При выделении начальной фазы селектор 6 изменяет режим работы решающего блока 4, и сообщение, сформированное (для Р =5), по правилу (2), поступает на выход устройства.

Таким образом, предложенное уст4> ройство обладает более высокой технико-экономической эффективностью, чем известное. Известное устройство позволяет подвергать мажоритарной обработке кодовые слова, на50 чало которых известно. Предлагаемое устройство дополнительно подвергает мажоритарной обработке кодовые слова, прием которых может быть начат в произвольный момент времени и, следовательно, начало кодовых слов неизвестно. Это расширяет функциональные возможности устройства и повышает помехоустойчивость, так как устройство становится малочувствительным к сшиб"

7 95 кам, нарушающим фазирование по циклам. Если в известном устройстве нижняя граница вероятности сбоя фазирования P(p определяется вероятностью искажения одного элемента Р, то в предлагаемом устройстве. вероятность сбоя фазирования оценивается выражением

opи ф О т что в раз меньше, чем в известном устройстве, а именно

N РЙ » -(ори- > ,И1 Р РО

«3 . 17 если Р, 1О, |t =20, то g = 1О

Формула изобретения

1732 8 ческих дублированных сигналов по авт. св. У 884163, о т л и ч а— ю щ е е с я тем, что, с целью повышения помехоустойчивости, введены последовательно соединенные анализатор фазирующего сигнала и селектор, выход которого подсоединен к первому дополнительному входу решающего блока, второй дополнительный вход

10 которого является вторым выходом анализатора фазирующего сигнала, вход которого подключен к дополнительному выходу решающего блока.!

5 Источники информации, принятые во внимание при экспертизе

Устройство для адаптивного мажоритарного декодирования телемехани1. Авторское свидетельство СССР

N 884163, кл. Н 04 E 1/10, 1980.