Адресный формирователь

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ нп955192

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. сеид-ву7. (22) Заявлено 241279 (21) 2857025/18-24

)$1) М. Nn.з с присоединением заявки Нов

С 11 С.7/00 (23) ПриоритетГосударственный комитет

СССР по делам изобретений и открытий

f53) УДК 681. 327. б (088. 8) Опубликовано 300882. Бюллетень Мо 32

Дата опубликования описания 300882 (72) Авторы изобретения

В.Д. Мещанов и Н.А. Телицын (71) Заявитель (54) АДРЕСНЫЙ ФОРМИРОВАТЕЛЬ

Изобретение отнрдится к вычислительной технике и может быть исполь-. зовано в интегральном полупроводниковом динамическом запоминающем устройстве с произвольной выборкой данных.

Известен адресный формирователь, содержащий разбалансированный триггер, к каждому из плеч которого под-, ключены нагрузочные транзисторы, и к одному из плеч которого подключен транзистор ввода адреса, элемент пред-.. заряда, элемент разряда и выходной буфер f11 .

Недостатком такой схемы адресного формирователя является ее невысокая надежность в работе из-за разбаланса в триггере, который зависит от раз-, броса технологических параметров.

Наиболее близким к предлагаемому техническим решением является адрес- ный формирователь, содержащий переключающий элемент, элемент ввода адреса, элемент предзаряда и выходной буфер.

Переключакнций элемент содержит первый и второй переключающие транзисторы, третий-и.четвертый нагрузочные транзисторы, пятый и шестой управляющие транзисторы. Сток первого транзистора соединен с затвором второго транзистора,,с истоком; третьего ,транзистора, с затвором шестого транзистора и образует левое плечо триггера, сток второго транзистора сое- . динен с затвором первого транзистора, с истоком .четвертого транзистора, с затвором пятого транзистора и образует правое плечо триггера.

Стони нагрузочных транзисторов объединены и образуют первый управляющий вход адресного формирователя Ф1. . Затвор третьего транзистора соединен со стоком пятого транзистора, затвор четвертого транзистора соединен со стоком шестого транзистора. Истоки первого, второго, пятого и шестого транзисторов подсоединены к общей шине. К плечам триггера подключен элемент ввода адреса, который содержит седьмой и восьмой управляющие транзисторы, девятый и десятый входные транзисторы, одиннадцатую и двенадцатую емкости, разряжакщий транзистор, заряжающий транзистор, пятнадцатый и шестнадцатый транзисторы. Затвор каждого из управляющих транзисторов соединен со стоком одного иэ входных транзисторов и верхней обкладкой одной из емкостей.

955192 ному адресному сигналу из-за протекания сквозного тока через третий и седьмой транзисторы в момент подачи первого управляющего сигнала Ф 1 при входном адресном сигнале на стоке девятого транзистора равном "1" и отсутствия этого сквозного тока при "О" сигнале на входе.

Этот недостаток понижает надеж-.

40 ность работы адресного формирователя и усложняет условия синхронизации запоминающего устройства, в котором он может быть применен.

Цель изобретения — повышение надежности путем обеспечения нечувствительности задержки прохождения сигна ла через адресный формирователь к входному сигналу адреса, а также повышение быстродействия.

Поставленная цель достигается тем что в адресный формирователь, содержащий переключающий элемент, элемент ввода адреса, элемент предзаряда и выходной буфер, введены два разделит тельных транзистора, включенных между нагрузочными и управляющими транзисторами переключающего элемента-, введен элемент разряда, содержащий . транзисторы заряда, разряда, включения и сброса, у которых затвор транзистора разряда соединен с истоком транзистора .включения и стоком транзистора сброса, истоки транзисторов разряда и сброса соединены с.общей

Стоки управляющих транзисторов под- . ключены к плечам триггера. Исток одного из входных транзисторов образует вход адресного, а исток другого — вход опорного сигнала. Затвор четырнадцатого транзистора соединен 5 с истоком пятнадцатого.и стоком шестнадцатого транзисторов, исток четырнадцатого транзистора соединен с затворами тринадцатого и шестнадцатого транзисторов и с первым управляющим 10 входом адресного формирователя. Сто-, ки тринадцатого и четырнадцатого транзисторов соединены с нижними обкладками одиннадцатой и двенадцатбй емкостей. Сток пятнадцатого тран- g зистора соединен с источником питания. Затворы девятого и десятого транзисторов соединены с входом элемента предзаряда и образуют второй управляющий вход адресного формирователя Ф 2. Истоки транзисторов седьмого, восьмого, тринадцатого и шестнадцатого соединены с общей шиной.

Стоки пятого и шестого транзисторов соединены с соответствующими входами элемента предзаряда и входами выходного буфера, который имеет два выхода — прямой и инверсный и управляющий вход сигнала Ф 3 P2g .

Недостатком такой схемы адресного формирователя является чувствительность зацержки прохождения .сигнала через адресный формирователь к входшиной, сток транзистора разряда соединен с истоком транзистора заряда и соединен с истоками ключевых и управляющих транзисторов переключающего элемента. Стоки транзисторов заряда и включения соединены c,øèной питания. Затвор транзистора включения соединен с первым управляющим входом адресного формирователя, затворы транзисторов заряда и сброса соединены с вторым управляющим входом адресного форМирователя. A также, элемент ввода адреса содержит два транзистора, соединенных по схеме триггера, плечи которого образуют выходы элемента ввода адреса, два вход-. ных транзистора, транзисторы управляющий, включения и сброса, у которых сток транзистора включения соединен с затвором одного из входных транзисторов и образует вход опорного сигнала, затвор второго входного транзистора образует вход адресного сигнала. Сток каждого из входных транзисторов подключен к одному из истоков транзисторов, образующих триггер, истоки входных транзисторов соединены со стоком управляющего транзистора, затвор которого соединен с истоком транзистора включения и со стоком транзистора сброса. Затвор транзистора включения соединен с первым управляющим входом адресного формирователя, затвор транзистора сброса соединен с вторым управляющим входом.адресного формирователя. Истоки транзисторов управляющего и сброса соединены с общей шиной.

На фиг.1 изображена схема адресного формирователя, на фиг.2 - временные диаграммы работы адресного формирователя.

Адресный формирователь содержит переключающий элемент, элемент разряда, элемент ввода адреса, элемент предзаряда и выходной буфер. Пере ключающий элемент содержит первый

1 и второй 2 переключающие транзисто= ры, третий 3 и четвертый 4 нагрузочные транзисторы, пятый 5 и шестой б управляющие транзисторы, седьмой 7 и восьмой 8 разделительные транзисторы. Сток первого транзистора соединен с затворами второго и шестого и с истоком третьего транзистора.

Сток второго транзистора соединен с затворами первого и пятого и с истоком четвертого транзисторов. Исток седьмого транзистора соединен с затвором третьего транзистора, исток восьмого транзистора соединен с затвором четвертого транзистора.

Стоки пятого и седьмого транзисторов соединены с первым выходом элемента предзаряда, стоки шестого и восьмого транзисторов соединены с вторым выходом элемента предэаряда. Затворы седьмого и восьмого

955192 О ° 1"

"эх+ "вх

"оп транзисторов соединены с источни- Узлы 20-24 заряжены,до высокого ком питания. Стоки третьего и чет- уровня напряжения, в узлах 25-28 ус.вертого транзисторов объединены тановлен нулевой уровень напряжения. и образуют первый управлякщий вход На адресный вход подан адресный сигадресного формирователя Ф 1. Эле- нал ЦВ . На вход опорного сигнала пс мент разряда содержит транзисторы 5 данопорный сигнал Uo„, величина котозаряда 9, разряда 10, включения 11 рого равна . и сброса 12, у которых затвор тран: зистора разряда соединен с истоком транзистора включения и стоком транзистора сброса. Сток. транзистора раз- 10 ряда соединен с истоком транзистоо

„1 ра заряда и а истоками переключаю- где Us„, U>> — соответственно максищих и управляющих транзисторов пе- мальное значение уровня "0", и миниреключающего элемента. Стоки тран- мальное значение уровня "1" входного зисторов включения и заряда соедине- 5 адресного сигнала. ны с источником питания. Истоки При входном адресном сигнале равтранзисторов разряда и сброса соеди- ном единице, т.е. 2,4 В 4 Бв„<5В, узел нены с общей шиной. Затвор транзис-,28 заряжается до напряжения Чуц =Ув тора включения соединен с первым уп- -Ч 7 цо -Vz где V - пороговое напря, равляющим входом адресного формиро- жение транзистора, поэтому транзистор .вателя. Затворы транзисторов заряда 14 закрыт йо цепи истока. В начале и сброса соединены с входом элемен- рабочего интервала высокий уровень та предзаряда и образуют второй уп- сигнала Ф2 снимается, транзисторы равляющий вход адресного формирова- 9, 12 и 19 переходят в закрытое состоятеля Ф 2 . Элемент ввода адреса содер-2 ние, выключается элемент предзаряда житогринадцатый 13 и четырнадцатый и подается высокий уровень сигнала, 14 входные транзисторы, пятнадцатый,Ф1. Транзистор 18 открывается и на

15 и шестнадцатый 16 транзисторы, сое- затворе транзистора 17 устанавливаетдиненные в виде триггера, плечи ко- ся напряжение опорного источника, торого образуют выходы элемента вво- транзистор 17 переходит в проводяда .адреса, транзисторы управляющий ЗО щее состояние и начинает разряжать

17, включения 18 и сброса 19. Сток. узел 28. Размеры транзисторов 15,16 транзистора включения соединен с зат- 13, 14 и 17 выбраны таким образом, вором четырнадцатого входного тран- чтобы транзистор 14 продолжал остаэистора и образует вход опорного ваться в закрытом состоянии. Односигнала, сток каждого из входных 35 временно через открытые транзисто« транзисторов соединен с истоком од- ры 3 и 4 начинается заряд узлов 20 ного из транзисторов, образующих и 21. При этом за счет бутстрапнрго триггер. Истоки входных транзисторов действия емкостей затвор канал трансоединены со стоком управляющего . зисторов 3 и 4 напряжение в узлах транзистора, затвор которого соеди- 40 24 и 25 повышается и транзисторы нен .с истоком транзистора включения 7 и 8 оказываются закрытыми по цепи и со стоком транзистора сброса. Зат. истока. Через открытые транзисторы вор транзистора включения соединен 15,13 и 17 начинается разряд узла с первым управляющим входом, затвор 23. Суммарная емкость в узле 23, транзистора сброса - с вторым управ- 45 к которому подключены стоки транзисляющим входом адресного формировате- торов 6,8 и 15, выход элемента предля. Истоки транзисторов сброса и заряда, вход выходного буфера и управляющего соединены с общей шиной. затвор транзистора 16 во много:;раз

Затвор тринадцатого входного тран- . больше емкости в узле 25, к которому зистора образует адресный вход формы- подключен исток транзистора 8 и затрователя. Выходы элемента ввода адре; вор транзистора 4 ° са соедийены с выходами цемента пред- Поэтому небольшое уменьшение позаряда и с входами выходного буфера, тенциала в узле 23 приводит к резимеющего два выхода — прямой U. „è кому уменьшению потенциала в узле инверсный 0 „ и третий управляющий 25. Транзистор 14 продолжает .оставход сигнала ФЗ. 55 ваться в закрытом состоянии, поэтому узел 22 не разряжается и патенциал

В исходном состоянии на первом и в узле 23 остается высоким. К этому третьем управляющих входах установлен моменту времени через открытый тран низкий уровень напряжения сигналов зистор 11 на затворе разряжающего

Ф1 и Ф3, на втором управляющем входе 60 транзистора 10 устанавливается высовысокий уровень напряжения сигнала кий уровень напряжения, транзистор

Ф2. Транзисторы 9,12 и 19 — находят- 10 переходит .в открытое состояние ся в открытом состоянии, на выходах и начинает разряжать общий узел 26. элемента предзаряда установлен высо В следствие понижения потенциала кий уровень напряжения. 65 в узле 25, проводимость нагрузоч- .

955192 ного транзистора 4 оказывается меньше, чем проводимость нагрузочного транзистора 3, узел 21 разряжается а узел 20 остается заряженным до высокого уровня напряжения, происходит ускоренный разряд узлов 23 5 и 25, через открытые транзисторы б и, 10, а в узлах 22 и 24 сохраняются высокие уровни напряжения.

После разряда узла 23 транзистор

14 выходит из закрытого состояния, 10 поскольку на его истоке в узле 28, устанавливается нулевой уровень напряжения. Однако разряд узла 22 через транзисторы 16,14 и 17 не происходит благодаря закрытому cocToHHHIo транзистора 16, на затворе которого устанавливается нулевой уровень напряжения.

В результате на входах выходного буфера,. подключенных .к узлам

22 и 23, устанавливается разностный сигнал, соответствующий входному адресному сигналу U < . После этого подается высокий уровень сигна ла Ф 3 и на выходах выходного буфера устанавливаются соответствуницие. выходные сигналы U 8 и 0эын

По истечении необходимого времени выдержки адреса высокие уровни сигналов Ф1. и ФЗ снимаются и.подается высокий уровень сигнала Ф2, адрес- З0 ный формирователь переходит в исходное состояние.

Работа адресного формирователя при нулевом адресном сигнале на его входе аналогична работе при единич- 35 ном входном сигнале.

Формула изобретения

Адресный формирователь, содержащий переключающий элемент, включающий первый и второй переключающие транзисторы, соединенные триггерной связью, третий и четвертый нагрузоч- 45 .ные транзисторы, стоки которых объединены,и являются первым управляющим входом адресного формирователя, пятый и шестой управляющие транзистЬры, затвор каждого из которых под- 0 соединен к одному из плеч триггера, элемент предзаряда, вход которого яв- ляется вторым управляющим входом;" адресного формирователя, выходной буфер, элемент ввода адреса, выходы которого соединены с одним из выходов элемента предзаряда, со стороны одного из управляющих транзисторов и с одним из входов выходного буфера, отличающийся тем, что, с целью повышения быстродействия и надежности адресного формирователя „ он содержит элемент разряда, выполненный из транзисторов заряда, разряда, включения и сброса, у которых сток транзистора разряда соединен с истоками переключающих и управляющих транзисторов переключающего элемента, его затвор соединен с истоком включающего транзистора, со стоком транзистора сброса, исток транзистора заряда соединен со стоком транзистора разряда, aего сток - с ши= ной питания, элемент ввода адреса, выполненный на транзисторах, солдинен- ных по схеме триггера, плечи которого образуют выходы элемента ввода адреса, два входных транзистора, транзисторы управляющий, включения и сброса, сток транзистора включения соединен с затвором одного из входных транзисторов и являются входом опорного сигнала, .стоки входных транзисторов подключены к истокам транзисторов элемента ввода адреса, истоки входных транзисторов соединены со стоком управляющего транзистора, затвор которого соединен c èñòoêoì транзистора включения и со стоком транзистора сброса, затворы транзисторов включения элементов разряда и ввода адреса соединены с первым управляющим входом адресного формирователя, затворы транзисторов сброса этих элементов и транзистора заряда элемента разряда соединены с вторым управляющим входом адресного формирователя, истоки транзисторов управляющего, разряда и сброса этих же элементов соединены с общей шиной, стоки управляющих транзисторов переключающего элемента соединены с затворами нагрузочных транзисторов через разделительные транзисторы.

Источники информации, принятые во внимание при экспертизе

1. Патент США Р 4677031, кл. G 11 С 7/00, опублик. 1978.

2. Электроника, 1977, Р 3, с.4855 (прототип) .

955192

Составитель В..Мещанов.

Редактор Н. Гришманова 1ехред Т.Фанта Корректор М. Шароши

Заказ 6447/60 тираж 622. Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4