Устройство для управления многофазным инвертором

 

УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ МНОГОФАЗНЫМ ИНВЕРТОРОМ, содержащее делитель-счетчик, вход которого соединен с шиной сигнала внешней частоты , и последовательно соединенный с ним делитель в многофазном коде по числу фаз инвертора, выходные шины делителя соединены с первым входом логического блока, выходные шины которого связаны с управляющими входами силовых элементов инвертора, а цифровые выходные шины делителя-сметчиИзобретение относится к преобразовательной технике и может быть исполь зовано в системах электропитания и электропривода для преобразования постоянного напряжения в многофазное переменное напряжение,модулированное по синусоидальному закону широтно-импульсной модуляции (ШИМ) с жестким алгоритмом переключения силовых элементов инвертора. Известна схема управления многофазным инвертором с жестким алгоритмом ШИМ силовых элементов, где сигналы для их переключения получают в логическом устройстве из цифр делителя-счетчика и последовательно соединенного с ним дека соединены с входом блока формирования импульсов с линейно-нарастающей вольт-секундНой площадью, выход которого соединен с вторым входом логического блока, отличающееся тем, что, с целью упрощения при повышении качества выходного напряжения делитель-счетчик выполнен двухразрядным , где первый разряд выполнен в многофазном коде с основанием разряда п, а второй разряд выполнен с основанием (п-1); причем в качестве блока формирования импульсов с .линейно нарастающей вольт-секундной площадью установлен блок совпадения, первый и второй входы которого соединены соответственно с выходными шинами первого и (Л второго разрядов делителя-счетчика, а в качестве логического блока установлена матричная схема сложения сигналов многофазного кода. UD сл ел лителя в многофазном коде (коде Либау00 00 Крейга, Джонсона и т„До), который может рассматриваться как старший разряд делителя-счетчика, В этой схеме воз- . можно любое оптимальное задание закона приближения переключения силовых элементов, когда в каждой полуволне содержатся высокочастотные импуль гы только одной полярности, что обеспечивает хорошее приближение к синусоиде . Однако задание такой формы выходного напряжения возможно здесь только при использовании в силовой части однофазных мостовых инверторовр что приводит к завышению установленной мощности инвертора

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

A-1

„„SU„„955837

yI)g Н 02 М 1/00, Н 02 M 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPbfTHRM

ПРИ ГКНТ СССР

1 (21) 2683851/24-07 (22) 10.11.78 (46) 15.08.90. БЫл. Ф 30 (72) В.И. Кочергин (53) 621.314.572(088.8) (56) Авторское свидетельство СССР

9 532163, кл. Н 02 М 7/537, 1976.

Авторское свидетельство СССР

М 666627, кл. Н 02 P 13/18, 1979. (54)(57) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ

МНОГОФАЗНЫМ ИНВЕРТОРОМ, содержащее делитель-счетчик, вход которого соединен с шиной сигнала внешней частоты, и последовательно соединенный с ним делитель в многофазном коде по числу фаз инвертора, выходные шины делителя соединены с первым входом логического блока, выходные шины которого связаны с управляющими входами силовых элементов инвертора, а цифровые выходные шины делителя-счетчиИзобретение относится к преобразовательной технике и может быть использовано в системах электропитания и электропривода для преобразования постоянного напряжения в.многофавное переменное напряжение, модулированное по синусоидальному закону широтно-им. пульсной модуляции (ШИМ) с жестким алгоритмом переключения силовых элементов инвертора.

Известна схема управления многофазным инвертором с жестким алгоритмом

IIIHM силовых элементов, где сигналыдля их переключения получают в логическом устройстве из цифр делителя-счетчика и последовательно соединенного с ним де2 ка соединены с входом блока формирования импульсов с линейно-нарастающей вольт-секундной. площадью, выход которого соединен с вторым входом логического блока, о т л и ч а ю щ е е с я тем, что, с целью упрощения при повышении качества выходного напряжения делитель-счетчик выполнен двухразрядным, где первый разряд выполнен в многофаэном коде с основанием разряда п, а второй разряд выполнен с основанием (и-1); причем в качестве блока формирования импульсов с линейно нарастающей вольт-секундной площадью установлен блок совпадения, первый и второй входы которого соединены соответственно с выходными BBiHRMH первого и второго разрядов делителя-счетчика, а в качестве логического блока установлена матричная схема сложения сигналов многофазного кода. лителя в многофазном коде (коде ЛибауКрейга, Джонсона и т.д.), который может рассматриваться как старший разряд делителя-счетчика, В этой схеме возможно любое оптимальное задание saкона приближения переключения силовых элементов, когда в каждой полуволне

".е содержатся высокочастотные импульсы только одной полярности, что обеспечивает хорошее приближение к синусоиде. Однако задание такой формы выходного напряжения возможно здесь только при использовании в силовой части однофазных мостовых инверторов, что приводит к завышению установленной мощности инвертора.

955837

Наиболее близким по технической сущности и достигаемому результату к данному предложению является устройство для управления трехфазным инвертором, содержащее делитель-счетчик, вход которого соединен с шиной сигнала внешней частоты и последовательно соединенный с ним делитель в многофазном (трехфазном) коде, цифровые выходные шины делителя-счетчика соединены с входом блока формирования импульсов с линейно нарастающей вольт-секундной площадью, а выходные шины блока формирования и входные и выходные шины делителя в многофазном коде соединены с входом логического блока, выходные шины которого связаны с управляющими входами силовых элементов мостового инвертора. Схема формирует на выходе трехфазного мостового инвертора выходные напряжения с формой, близкой к синусоидальному закону ИИМ, когда в каждой полуволне выходного напряжения содержатся высокочастотные импульсы только одной полярности. К недостатку известного устройства необходимо отнести сложность выполнения блока формирования линейно нарастающих импульсов, что объясняется необходимостью использования в нем срав30 нивающего цифрового .устройства и дополнительного делителя счетчика, равного по емкости основному делителюсчетчику, который должен переключаться от сигналов дополнительного источ- 3 ника частоты, кратной сигналу внешней частоты, поступающей на вход основного делителя счетчика Другим недостатком устройства является достижение симметрии выходного напряжения инвер- 40 тора только при значительной емкости делителя счетчика, .что объясняется дискретностью сравниваемых цифровых сигналов. Несимметрия выходного напря45 жения инвертора ведет к снижению КПД нагрузки.

Целью изобретения является упрощение устройства при повышенном качест-. ве выходного напряжения.

Поставленная цель достигается тем, 50 что в устройстве для управления много; фазным инвертором, содержащем делитель-счетчик, вход которого соединен с шиной сигнала внешней частоты, и последовательно соединенный с ним делитель в многофаэном коде по числу фаз инвертора, вьгкопные шины делителя соединены с первым входом логического блока, выходные шины которого связаны с управляющими входами силовых элементов инвертора, а цифровые выходные шины делителя-счетчика соединены с входом блока формирования импульсов с линейно нарастающей вольт-секундной площадью, выход которого соединен с вторым входом логического блока, делитель-счетчик выполнен двухразрядным, где первый разряд выполнен в многофазном коде с основанием разряда n, a второй разряд выполнен с основанием (п-1); в качестве блока формирования импульсов с линейно нарастающей вольтсекуядной площадью установлен блок совпадения, первый и второй входы которого соединены соответственно с выходными шинами первого и второго разрядов делителя-счетчика, а в качестве логического блока установлена матричная схема сложения сигналов многофазного кода.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — принципиальная схема первого разряда делителя-счетчика в пятифазном коде (й=10); на фиг. 3 — временные диаграммы сигналов этого разряда M(m,,m,,m ш,ш ), соответствующие им сигналы обычного цифрового кода "0" — "9" и сигналы I = "0 = m m ; II = "0 V я ш ш ° III 0 / 2

1 3э

="0"7 У"4"= т ; Т7 = "0"Ч .Ч"5"

VIII = "0 чV. .V"7" = m,m ; IX = "0"V.

V"8" = m m<, когда на вход делителясчетчика непрерывно поступают сигналы стабильной частоты; на фиг. 4 — принципиальная схема второго разряда делителя-счетчика; на фиг. 5 — временные диаграммы выходных сигналов 1.(1 „

4 1з 1 1- д " соответствующие им сигналы обычного цифрового кода "0"—

"8"; на фиг. 6 — принципиальная схема делителя в трехфаэном коде; на фиг. 7 — временные диаграммы его выходных сигналов Q(a „ e „ a ) и соответствующие им сигналы обычйого цифрового кода "0" — "5"; на фиг. 8 — принципиальная схема блока совпадения, где рядом с входными шинами указаны сигналы с выходных шин первого и второго разрядов делителя-счетчика для первого варианта выполнения блока, а сигналы в скобках — для второго варианта выполнения этого блока; на фиг. 9,а — временные диаграммы сигна5 95583 лов на выходе блока совпадения и цифровые сигналы "0"-"8" второго разряда делителя счетчика для первого варианта выполнения блока совпадения; на фиг. 9,б — то же, для второго вари5 анта выполнения блока совпадения; на фиг. 10 — принципиальная схема сумматора сигналов трехфазного кода; на фиг. 11 — временные диаграммы цифровых 0 сигналов "0"-"5", -эквивалентных трехфазным сигналам Q трехфазных сигналов

q, q, qI, совпадающих по форме с по! I ю 3 тенциапами <р, у„, с точек а, Ъ, с, мостового инвертора, выходных напряже-15 ний U+g П1,, П для первого варианта блока совпадения; на фиг. 12 — аналогичные временные диаграммы для второго варианта выполнения блока совпадения. 20

Шина внешней частоты f соединена с входом первого разряда 1 делителясчетчика, выходная шина первой фазы m

1 которого соединена с входом второго разряда 2 этого делителя-счетчика. Вы- 25 ходная шина 1 второго разряда соединена с входом делителя 3, Выходные шины разрядов 1 и 2 делителя-счетчика соединены соответственно с первым и вторым входами блока совпадения 4. 30

Выходные шины делителя 3 соединены с первым входом сумматора 5, второй вход которого соединен с выходом бло- .

/ ка 4.Выходные шины сумматора 5 связаны с силовыми ключами трехфазного мостового инвертора 6, содержащего силовые клю35 чи 7-12. Шины сигналов q, q q свя11 29 3 заны соответственно с ключами 7, 10, 11, шины инверсных сигналов q » q, клю 41 чей 7, 9, 11 создает положительный потенциал соответственно точек а, Ь, с стоек инвертора, а открытие ключей 8, 10, 12 — нулевой потенциал этих точек.Первый разряд 1 (фиг. 2) делителя- 4, счетчика представляет собой общеизвестную схему счетчика на десять устойчивых состояний, которая выполнена, например, на RS-триггерах 13-17, связанных между собой вентилями 18-27 на двухвходовых логических схемах И-НЕ.

Вентили 18, 24, 20, 26, 22 образуют с RS-триггерами первое кольцо счетчика, а вентили 23, 19 25, 21, 27— второе кольцо. Вторые входы вентилей

55 связи первого и второго колец соединены соответственно с прямым и инверсным выходными шинами счетного триггера 28, входная шина которого является входом

7 делителя-счетчика. С выходных шин КЯтриггеров снимаются сигналы пятифазно1 и э 4 Х)

Второй разряд 2 (фиг. 4) делителясчетчика представляет собой также общеизвестную схему счетчика на девять устойчивых состояний, которая выполнена аналогично первому разряду. Схема выполнения на RS-триггерах 29-33 с вентилями связи между ними 34-43.

Вторые входы вентилей 34, 40, 36, 42, 38 первого кольца соединены с выходом логического узла 44, состоящего иэ двук двухвходовых схем И объединенных на выходе при помощи двухвходовой схемы ИЛИ. Вторые входы вентилей 39, 35, 41, 37, 43 второго кольца соединены с выходом логического узла 45, аналогичного узлу 44 ° Первые входы логических схем И узлов 44, 45 соединены с выходными шинами триггера 46, счетный вход которого соединен с выходом логической схемы И 47, Входы схемы И

47 соединены с выходными шинами 1 1

t 9 Х соответственно триггеров 29, 33, Вторые входы логических схем И узлов 44, 45 соединены с выходными шинами триггера 48, счетный вход которого соединен с входной шиной сигнала ш пер1 вого разряда. С выходных шин RS-триггеров снимаются выходные сигналы второго разряда 1 — 1

Делитель 3 (фиг. 6) выполняется аналогично первому разряду 1 и отличается от него только числом RS-триггеров. Он представляет собой схему на шесть устойчивых состояний,- КоТораа выполняется, например, на RS-триггерах 49, 50, 51, соединенных между собой вентилями связи 52-57. Вторые входы этих вентилей соединены с выходными шинами счетного триггера 58, на вход которого подается сигнал 1

t второго разряда. С выходных шин RSтриггеров снимаются сигналы трехфазного кода.

Блок совпадения 4 (фиг.8) представ.- - ляет собой обыкновенную логическую схему и может быть выполнен в двух вариантах. Первый вариант построения блока определяется логическим выражением

P=ltlmtm>V l>1

V 1111ш1штЧ 1 1зш шзЧ 1 1+m m Ч

955837

1 а второй вариант — логическим выражением

P=l„ 1< m1ø5× 1 1 m

m,ш Ч 1 1, m Ч 5

V 11,fzm mêv 1 1зш ш Ч 13 4ш!mэ V

Отличие этих вариантов заключается только в подключении к выходным шинам первого разряда делителя-счетчика.Логические слагаемые выражений (1),(2) с первого по четвертое реализуются соответственно четырехвходовыми эле" ментами И 59-62, первые два входа кОторых подключены к шинам 1 1 s 1 gl3

I,1, 1,1 второго разряда делителясчетчика, а вторые два входа — к шис нам первого разряда m ш:; ш,ш; m>m ;

m m< для первого варианта,m m> m„m, 1

m m ш ш — для второго варианта выз полнения блока совпадения. Пятое логическое слагаемое выражений (1)(2) реа лизуется трехвходовым элементом И 63„ первые два входа которого подключены к шинам 1,1 второго разряда, а третий вход — к шине первого разряда ш, — для первого варианта, и к шине m — для второго варианта выполнения блока 4 .

Логические слагаемые выражений (1), (2) с шестого по девятое реализуются соответственно трехвходовыми элементами И 64-.67, к третьему входу которых подключены соответственно двухвходовые элементы И-НЕ 68-71. Первые два входа элементов И 64-67 подключе35 ны соответственно к шинам 1 1, 1 1, 1 1, 14,1 второго разряда, а входы элементов И-НЕ 68-71 подключены к шинам первого разряда соответственно ш ш mmmm m1ш4 ш!шт для первог варианта и m,m» mÄm ш,ш ; ш,ш для второго варианта выполнения блока совпадения 4, Выходы И 59-67 соединены с шинами девятивходового логическо45

ro элемента ИЛИ 72, выходная шина которого является выходом блока совпадения.

Сумматор 5 представляет собой известную схему, которая реализует следующие обыкновенные логические выра- 50 жения:

Ч,=ЧPVqÐ; (3) (4)

q = q P V с1 Р, (5.)

Один из возможных вариантов выполнения этого сумматора, который реализо ван на двухвходовых элементах И-НЕ

73-78, представлен на фиг.. 10. Логическая зависимость выражения (3) реализована на элементах 73, 76, 79, где входы элементов 73 подключены к входной шине q и шине P а- входы элементов 79 — к входной шине q- u з шине P Выходные шины элементов И-НЕ

73, 79 соединены с входами элемента

И-HE 76, выходная шина которого является выходом первой фазы q сумматора.

Логическая зависимость (4) реализована на элементах 74, 77, 80, где входы элемента 80 подключены к входной шине q делителя 3 и шине Р, а входы

1 элемента И-НЕ 74 — к входной шине q z и шине Р. Выходные шины элементов 74, 80 соединены с входами элемента И-НЕ

77, выходная пина которого является выходом второй фазы q сумматора. Логическая зависимость (5) реализована . на элементах 78, 81, 75; где входы элемента 81 подключены к входной шине

q и шине P,а входы элемента 75 — к входной шине q и шине P. Выходные шины элементов 75, 81 соединены с входами элемента 78, выходная шина которого является выходом третьей фазы q сумматора. .Р

Работу схемы устройства для управления многофазным инвертором рассмотрим на примере трехфазного мостового инвертора при поступлении на вход устройства стабильной частоты f и первоначально для первого варианта выполнения блока совпадения.

Импульсы частоты Е, поступая на входную шину первого разряда, будут переводить его из одного устойчивого состояния в другое. При этом устойчивое состояние, эквивалентное цифре

"0" определяется по выходным сигналам КБ-триггеров 13, 14: "0"-m,m второе устойчивое состояние, эквивалентное цифре "1", определяется по выходным сигналам RS- .риггеров 14, 15

"1"=ш,ш „ и т,д. В этом разряде могут быть выделены . также устойчивые состояния, которые определяются нарастающей логической суммой цифр обычного

ХЧ="0"Ч .Ч"3" = ш ш ; Ч = "0"Ч...

Ч"4" = m; VI = "0"V. Ч" 5" = и m

t а

VII = "0"Чо о юV"6" — m,тй VIII = "0 "Ч

ЧН7п = ш ш4 1Х = иоиЧ,V118ll

= m,m Десятый импульс частоты f возвращает схему первого разряда в исходное состояние (цифра "0"). Этому

37

9 9558 моменту соответствует появление сигна-ла m . Сигнал m, поступая каждый раз на входную шину второго разряда 2, вызывает его переключение из одного устоичивого состояния в другое. Это

5 переключение происходит аналогично работе первого разряда до состояния

S определяемого цифрой "8". Девятый импульс m,ïåðåâîäèò второй разряд 2 в состояние для цифры 9, когда на вы»t »r I0 ходе элемента И 47 появляется сигнал

1» »»

9 = 1, 1 и тем самым переключается счетный триггер 4 6 . E r o переключение вызывает изменение сигналов на выходе 15 узлов 44, 45 и переключение второго разряда в исходное нулевое состояние.

Таким образом, в схеме исключается устойчивое состояние, определяемое цифрой "9". Определение сигналов обыч20 ного цифрового кода здесь производится аналогично первому разряду: "О"

При каждом возвращении второго разряда 2 в исходное состояние появляется импульс 1„, который вызывает переключение в делителе 3. его работа полностью аналогична работе разряда 1 30 с той лишь разницей, что он имеет шесть устойчивых состояний (см.фиг.7):

При цифре "О" в разряде 2 логический элемент И 59 фиксирует совпадение этого сигнала с сигналом 1 = "О" в разряде 1. Поэтому на выходной шине P элемента 72 эа период .изменения сигналов в разряде 1 будет выдан импульс 40 длительностью 0,1 этого периода и стоящий в начале появления цифры "О" в разряде 2 (фиг. 9а).

При цифре "1" в разряде 2 логический элемент И 60 фиксирует совпадение 45 этого сигнала с сигналом II = "О"7"1" в разряде 1. Поэтому на выходной шине элемента ИЛИ 72 за период изменения сигналов в разряде 1 будет выдан импульс длительностью 0,2 этого периода 50 и стоящий в начале появления цифры

"1" в разряд 2 и т.д.

Следовательно, за период изменения цифровых сигналов в разряде 2 на выходной шине блока совпадения 4 появ„55 ляются импульсы с линейно нарастающей вольт-секундной площадью, передний фронт которых совпадает с моментом переключения разряда 2. Число этих импульсов для рассмотрепного варианта выполнения делителя-счетчика равно 9„

С целью более наглядного представления работы устройства на фиг,, 11 приведены временные диаграммы, когда число этих импульсов уменьшено, например до четырех.

На отрезках времени О = t

1" 2 3» когда делитель 3 находится в положении для цифры "О", а с выходной шины блока совпадения 4 выдается сигнал P = 1, сумматор 5 выдает на выходных шинах кодовую комбинацию сигналов q = 1, q = 1(Ч =

z т — 0)= a = О, соответствующую цифре

"1" (фиг. 7). При сигнале P = О, что соответствует отрезкам времейи

r »

t » лителя 3 передаются на выходные шины сумматора 5 без изменения qr = 1;

q = 0(q - 1)» q = О

На отрезках времени

М g» ro когда делитель 3 находится в положении для цифры "1", а с выходной шины блока совпадения 4 выдается сигнал P =- 1, сумматор 5 выдает на выходных шинах кодовую комбинацию сигналов q, = 1; q = 1(q = О);

q = 1, соответствующую цифре "2".При, сигнале P = О, что соответствует отрезкам времени t — - t . .t — - t - t — t

3 М» И res 1Ь»4» сигналы делителя 3 передаются на выходные шины сумматора без измене-. ния Ч = 1, Ч,= 1(Чт О), Чз= О ° . На отрезках времени, t rs- ;,, С и - t)3» t26 t ai j Е11- tt3» КОГДа ДЕЛИтель 3 находится в положении для цифры "2", а с выходной шины блока совпадения 4 выдается сигнал P = 1, сумматор 5 выдает на выходных шинах кодовую комбинацию сигналов q = 0.

S

Ч = 1(Ч < = 0); Ч = 1, соответствующую цифре "3". При сигнале P = О, что соответствует отрезкам времени rg> "тз у и» t м ° сигналы дечителя 3 передаются на выходные шины сумматора без изменения

Ч вЂ” 1 Ч вЂ” 1(Ч вЂ” О), q — 1 и тд.

Выходные напряжения инвертора 6

У1. П1.с ь <е» »Оc q 1 при этом изменяются по трапецеидаль— ному закону IIIHM когда в каждой полуволне выходного напряжения содержатся высокочастотные импульсы одной полярности. При выполнении блока совпадения по второму варианту, когда за период изменения сигналов на втором разряде на выходной шине блока 4 так955837 же появляются импульсы с.линейно нарастающей вольт-секундной площадью, задний фронт этих импульсов будет совпадать с моментом переключения второго разряда 2.. Работа устройства в этом случае не отличается от описанной выше, но временные диаграммы выходных напряжений (см. фиг. 12) несколько отличаются от первого варианта. t0

Таким образом, предложенная схема устройства значительно проще извест.ного решения: схема блока совпадения!

2 содержит всего девять логических схем

И и одну схему ИЛИ (для приведенного примера выполнения) вместо второго делителя-счетчика (56 элементов И, 2 элемента ИЛИ) и схемы сравнения цифровых сигналов делителей счетчиков, число элеМентов которой примерно равно делителю-счетчику. Схема обеспечивает при этом в отличие от известного решения полную симметрию выходного напряжения при любых .соотношениях частот модуляции, что ведет к повышению КПД.

95583 l

Составитель Г. Мыцык

Техред Л.Олийнык Корректор М. Пожо

Редактор С. Титова

Заказ 3083 Тираж 493 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Óæãîðîä, ул. Гагарина, 101