Устройство для вычисления гиперболических функций

 

О П И С А Н И Е < „9572()8

ИЗО6РЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советсник

Соцнанистичвсник

Рвспттблнн

J (6I ) Дополнительное к авт. саид-ву (22) Заявлено 11.06.80 (2I ) 2981408/18-24 с присоединением заявки М (23) Приоритет

Опубликовано 07.09.82. Бюллетень № 33

Дата опубликования описания 0g.0g.82 (Sl )A1. Кл.

6 06 Р 7/548

)Ъеудеретеекны5 квинтет

СССР ао делам кзабретеккй н опрыткй (53) УДК 681.З (088.8 ) (72) Авторы изобретения

B. Д. Байков, В. B Пикулин и В. Н. Попов

"- - - %ЗА,1 ст г

6

Пензенский политехнический институт (7I ) Заявитель

E !

» ° (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ГИПЕРБОЦИЧЕСКИХ

Ф НКЦИЙ

Изобретение относится к цифровой вычислительной технике и может быть использовано в ЦВг1, работающих в позиционных системах счисления с фиксированной запятой.

Известны устройства для вычисления гиперболических функций 11 и (2).

Однако они имеют невысокое быстро действие и большую заключительную вето личину погрешности.

Наиболее близкпм по технической сущности к предлагаемому является устройство для формирования гиперболических функций, содержащее регистры, сумматоры-вычитатели, блок управления, постоянное

15 запоминающее устройство и блок определещи знака псевдочастного (2 ).

Недостатком известного устройства является большая величина погрешности вычислений, которая для ряда значений аргументов при вьргкслении функций агВЪ Z. u arch z имеет порядок 2 т.

Цель изобретения — повьш ение то ности вычисления при вычислении гипе .Со-лических функций ar ñ1 7 и с4гсФ1 z .

Поставленная цель достигается тем, что устройствс для вычисления гипербо- лических функций, содержащее первый, второй, третий и четвертый регистры, первый, второй, третий и четвертый одноразрядные сумматоры-вычитатели, блок постоянной памяти и блок управления, причем первый выход блока управления сое-динен с управляющими входами первого, второго и четвертого регистров, второй выход блока управления соединен с управляющим входом третьего регистра, третий выход блока управления соединен со знаковыми входами первого, второго и четвертого сумматоров-вычитателей, первые входы первого, второго, третьего и четвертого сумматоров-вычитателей соединены с первыми выходами соответственно первого, второго, третьего и четвертого регистров, первые входы которых соединены с выходами соо

9 57208 ветству ющих су м маторов-вычитателей, выход блока постоянной памяти соединен с Вторым входом четвертого сумматора--Вычитателя; второй выход четвер« того регистра соединен с шиной Выдачи результата устройства, содержит регистр номера результата, первый, второй и третий блоки элементов И, пятый сумматор-вычитатель, причем разрядные выходы регистра номера результата соединены с соответствующими входами блока постоянной памяти и с первыми группами входов первого, второго и третьего блоков элементов И, выходы которых соединены - вторыми входами соответственно второго„. первого и третьего сумматоров--вычитателей, четвертый Выход блока управлен- я соединен с первым входом регистра номера разряда, вторые входы первого, второго, третьего, четвертого регистров и регистра номера разряда соединены с шиной установки начального значения устройства, Выход старшего разряда регистре номера разряда соедиьен с первым входом блока управления, Второй вход которого соединен с выходом пятого сум матора-вычитателя, первый

Вход которого соединен с выходом третьего сумматора-вычитателя, а второй

Вход - с Выходом второго сумматораВычитателя,, вторая группа входов первого блока элементов И соединена с

10 -:ы;ходам,. нечетных разрядов первого регистра, пачиная с третьего разряда, .- то ая t..уппа BxogoB B+opoI o блока зле3 ментов И соединена с выходами нечетных -.àç,ðÿäîâ второго регистра, начиная с . реть-I o разряда, вторая группа вхоДОВ тр -; r. Го ОлОка злементоВ И СОеди попа с Выходамн каждого четвертого разряда третьего регистра, начиная с пятого разряда. третья группа входов третьего блок» злемелтов И соединена с пятым выходом блока „ Пражжния, Второй ВыхОд четвертого регнстра соединен с шиной выдачи результата устройства.

Блок управления содержит первый и

Второй элементы задержки, первый, второй и третий элементы НЕ, первый, второй и третий триггеры, элемент зквивалоятности с инверсным выходом, первый и Второй элементы, И, элемент ИЛИ и ге.н"ератор таксовых сигналов, причем первый вход генератора тактовых сигналов соел1ь.зн с первым входом блока управлещи, первый Выход которого соединен с первым ьл:.ходом генератора тактовых сигналов, В орой, третий, четвертый и пятый выходы которого соединены соответственно с вторым выходом блока управления, входом первого элемента задержки, первым входом первого элемента И, первым входом второго элемента И, второй вход блока управления соединен с входом второго элемента задержки и первым входом элемента эквивалентности с инверсным выходом, второй вход которого соединен с прямым выходом первого триггера и вторым входом первого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, второй вход которого соединен с третьим входом элемента эквивалентности с инверсным выходом и прямым выходом второго триггера, первый вход которого соединен с входом второго элемента НЕ, выход которого соединен с вторым входом второго триггера, так1овый вход которого соединен с шестым выходом генератора тактовых сигналов, седьмой выход которого соединен с тактовым входом третьего триггера, выход которого соединен с третьим выходом блока управления, четвертый выход которого соединен с выходом элемента эквивалентности с инверсным выходом,. четвертый вход которого соединен с входом первого элемента задержки, выход которого соединен с первым входом первого триггера, второй вход которого соединен с выходом второго элемента задержки и входом первого элемента НЕ, выход которого соединен с третьим входом первого триггера, выход элемента ИЛИ соединен с пврвь:м входом третьего триггера и с входом третьего элемента НЕ, выход которого соединен с вторым входом третьего триггера, восьмой выход генератора тактовых сигналов соединен с пятым выходом блока управления.

На фиг. l представлена структурная схема устройства; на фиг. 2 — функциональная схема одной из возможных реализаций блока управления.

Структурная схема устройства (фиг. 1) содержит первый, второй, третий и четвертый регистры 1 — 4, блок 5 постоянной памяти, регистр 6 номера разряда, первый, второй и третий блоки 7 — 9 элементов И, первый, второй, третий, чет-, вертый и пятый сумматоры-вычитатели

lO — 14, блок 15 управления, шины ввода начальных данных 16 — 20, первые группы входов блоков элементов И и группа выходов регистра 21 номера разряда и шина 22 выдачи результатов, 5 9572

Функциональная схема блока управления (фиг. 2) содержит элементы 23 ы 24 задержки, элементы НЕ 25, триггер 26, логическую схему, реализующую функцию эквивалентности с инверсным выходом 27, элемент HE 28, триггер 29, элементы

И 30 и 31, элемент ИЛИ 32, элемент

НЕ ЗЗ, триггер 34 и генератор 35 тактовых сигналов, Разрядность регистров 1 — 4 равна п щ разрядность регистров равна п /2. Блоки элементов И 7 и 8 предназначены для обеспечения сдвига регыстров 1 ы 2 на переменное число разрядов (на 2j, где

= 1,2,..., n/2) и содержат по n/2 35 двухвходовых элементов И. Блок 9 элементов И обеспечивает сдвиг на 4j разрядов (j =1,2,..., n /4).

Алгоритм вычисления функций аг5 и z. огсЪ ч записывается в виде двух сис- 26 тем рекуррентных соотношений, первая из которых описывает вычислкгельный процесс первой итерации из каждой пары итераций, вторая описывает вычислительный процесс второй итерации: as

1 У °

О 0 К К 1

+4, ес/и 2 — „),0

4 -1, есле 7 -у (О

-2 л,+

В,.) Х,, 2. где i ; = 1, 2, 3,, ° ., 5 — номер итерации;

5 — количество ггераций;

= 1,2,3,. °,, 1 /2.

Если (= = . „., то повторяются еще две итерации с прежним значени08 d ем, в противном случае переменная получает приращение íà 1.

При вычислении arsh z устройство ра ботает следующим образом.

1, В регистр 1 по шине 16 вводится

"1", регистр 2 обнуляется, в регистр 3 по шине 18 вводится аргумент Z;0 < 2. < с 1, регистр 4 обнуляется,в младшем разряде регистра 6 устанавливается 1 в остальных разрядах - нули, в блоке 15 управления запоминается значение о О, соответствующее "+ 1 .

2. Единичный сигнал, поступающий из младшего разряда регистра 6, открывает в блоках 7 и 8 элементы, И, сумматорвычитатель 11 выполняет поразрядное сложение содержимого регистра 2 с содержимым регистра 1, которое, поступая в сумматор-вычитатель 11 через блок 7, оказывается сдвинутым на два разряда вправо относительно содержимого регистра 2. Аналогичная операция выполняется в сумматоре-вычитателе 10. Сумматор-вычитатель 13 складывает содержимое регистра 4 с числом orth 2

-1 поступающим в сумматор-вычитатель 13 из блока 5 постоянной памяти по сигналу регистра 6. В сумматоре-вычитателе 14 выполняется вычитание из содержимого регистра 3 результата операции, выполняемой в сумматоре-вычитателе 11 с целью определения величины $ 1. Поскольку сложение-вычитание выполняет-. ся последовательно, то сумматор-вычитатель 14 заканчивает операцию вычитания с незначительной задержкой относительно момента формирования результатов в сумматорах-вычитателях 10 и 11. Знак результата вычитания (f ) запоминается в блоке 15 управления.

3. Если „=0, то СВ Х 10 CBY 11 и СВ8 14 выполняют сложение, в противном случае — вычитание. Сумматор-вычитатель 12 выполняет одновременно вычитание из содержимого регистра 3 этого числа, сдвинутого на 4 разряда вправо.

Для этого на каждой второй итерации блок 15 управления выдает управляющий сигнал на блок 9. Из результата операции, выполняемой сумматорами-вычитателямк

12и 14, вычитается число, получаккце- еся на выходе сумматора-вычитателя 11, знак результата этой операциы (,1 j запоминается в блоке 15 управления.

4. В блоке 15 управления выполняется сравнение,, и . Если, =

° то повторяется,пп 2 я 3.

В противном случае,1. передается на место, остальные значения ф„на следу9 572 вправо и т.д.

Итерационный процесс заканчивается, когда вырабатывается сигнал сдвига содержимого г 6 влево при наличии 1" в старшем разряде регистра 6. Анализ алгоритма и его моделирование Hà ilBPI показывает, что в среднем выполняется

1,5п итераций, т.е. количество итераций . несколько больше, чем в известном устройстве, но время вычисления не увеличивается из эа использования блоков элементов И вместо сдвиговых регистров.

Эффективность изобретения заключает ся. в повышении точности вычислений уст(- à — ) ройство м а 2. pGB (IIpH и = 307 примерно в 2 раза) по сравнению с известным устройством за счет использоьии асинхронного режима вычислений с четным количеством итераций при таких же характеристиках, как объем оборудовани -; .. быстродействие. устройстве-прототипе выполняется и = ." о+ "1/" ) + 5+ 17 + ... сдвигов, при

=30, 4 =515. При этом общее вре я ВЫЧИСчоНИЯ фуНКцИИ 0 5 4 g ИЛИ 3rC5 7

|ри =30) примерно рав o

35 т = 33 -+ 515 сл сд6 где Е,;= эре м я последовательного сложе"ия двух и -разрядных двоичщ-.и: чисел; ф) — время сдвига на один двоичный р азряд.

i 1ри отсутствии дополнительных разряпоа k. =п, тогда Т = 1505т.

Б предлагаемом устройстве вычислейие укаом,.ных функций выполняется в среднем за время

Т = 1 5 cä =- j-350tñÄÜ

Фор мула изобретения

1. У стр ойство для вычисления гипер55 болических функций, содержащее первый, второй, третий и четвертый регистры, перья й, второй, третий и четвертый одно-. разрядные сумматоры-вычитатели, блок по7 ющих двух итерациях не используются; содержимое регистра 6 сдвигается на

onич разряд влево и выполняется переход к выполнению пп. 2 и 3. Сдвиг единицы а регистре 6 соответствует увеличению

5 на 1 переменной j в формулах (1) и (2).

Бо время второй пары итераций блоки 7 и В обеспечивают сдвиг на 4 разряда

08 8 стоянной памяти и блок управления, причем первый выход блока управления соединен с управляющими входами первого, второго и четвертого регистров, второй выход блока управления соединен с управляющим входом третьего регистра, третий выход блока управления соединен со знаковыми axonàìè первого, второго и четвертого сумматороввычитателей, первые входы первого, второго, третьего и четвертого сумматороввычитателей соединены с первыми выходами соответственно первого, второго, третьего и четвертого регистров, первые входы которых соединены с выходами соответствующих сум маторов-вычитателей, выход блока постоянной памяти соединен с вторым. входом четвертого сумматоравычитателя, второй выход четвертого регистра соединен с шиной выдачи результата устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения точности вычислений гиперболических функций, устройство содержит регистр номера результата, первый, второй и третий блоки элементов И, пятый сумматор-вычитатель, причем разрядные выходы регистра номера результата соединены с соответствующими входами блока постоянной памяти и первыми группами входов первого, второго и третьего блоков элементов И, выходы которых соединены с . вторыми входами соответственно второго, первого и третьего сумматоров-вычитателей, четвертый выход блока управления соединен с первым входом регистра номс-. ра разряда, вторые входы первого, вто— рого, третьего, четвертого регистров и регистра номера разряда соединены с шиной установки нанального значения устройства, выход старшего разряда регистра номера разряда соединен с первым входом блока управления, второй вход которо1 о соединен с выходом пятого сумматора-вычитателя, первый вход которого соединен с выходом третьего сумматоравычитателя. а второй вход — с выходом второго сумматора-вычитателя, вторая группа входов первого блока элементов И соеди— нена с выходами нечетных разрядов первого регистра, начиная с третьего разряда, вторая группа входов второго блока элементов

И соединена с выходами нечетных разрядов второго регистра, начиная с третьего разряда, вторая группа входов третьего блока элементов И соединена с выходами каждого четвертого разряда третьего регистра, начиная с пятого разряда, третья группа входов третье". о блока элементов И соединена с пятым выходом

9 957 блока управления, второй выход четвер того регистра соединен с шиной выдачи результата устройства.

2. Устройство по п. 1, о т л и ч a— ю щ е е с я тем, что блок управлении содержит первый и второй элементы задержки, первый, второй и третий элементы НЕ, первый, второй и третий триггеры, элемент эквивалентности с инверсным выходом, первый и второй элементы 1

И, элемент ИЛИ и генератор тактовых сигналов, причем первый вход генератора тактовых сигналов соединен с первым входом блока управления, первый выход которого соединен с первым выходом генератора тактовых сигналов, второй, третий, четвертый и пятый выходы которого соединены соответственно с вторым выходом блока управления, входом первого элемента задержки, первым входом первого элемента И, первым входом второго элемента И, второй вход блока управления соединен с входом второго элемента задержки и первым входом элемента эквивалентности с инверсным выходом, второй вход которого соединен с прямым выходом первого триггера и вторым вхоgoM первого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом За второго элемента И, второй вход которого соединен с третьим входом элемента эквивалентности с инверсным выходом и

10 прямым выходом второго триггера, первый вход которого соединен с входом второго элемента НЕ, выход которого соединен с вторым входом .второго триггера, тактовый вход которого соединен с шестым выходом генератора тактовых сигналов, седьмой выход которого соединен с тактовым входом третьего триггера, выход которого соединен с третьим выходом блока управления, четвертый выход которого соединен с выходом эля мента эквивалентности с инверсным выходом, четвертый вход которого соединен с входом первого элемента задержки, выход которого соединен с первым входом первого триггера, второй вход которого соединен с выходом второго элемента задержки и входом первого элемента НЕ, выход которого соединен с третьим входом первого триггера, выход элемента

ИЛИ соединен с первым входом третьего триггера и с входом третьего элемента

НЕ, выход которого соединен с вторым входом третьего триггера, восьмой выход генератора тактовых сигналов соединен с пятым выходом блока управления.

Источники информации, принятые во внимание при экспертизе а

1. Авторское, свидетельство СССР

N 465630, кл. Cj 06 F 7/38, 1973.

2. Авторское свидетельство СССР

% 484522, кл. Cj 06 Р 15/20, 1978 (прототип ) .