Устройство для вычисления функций sin х и cos х

 

В. А. Бархоткин, В.А. Бельц, А. В. Генералов, Н. В. Васильченко и П.Е.Мотин

Московский институт электронной техники --. (72) Авторы изобретения (Vl) Заявитель (54) УСТРОЙСТВА ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИЙ

51п Х И cos y, 1

Изобретение относится к вычислительной технике и может быть использовано для аппаратурной реализации функций

510 х и со5 х в быстродействующих пифровых вычислительных устройствах.

Известен цифровой функциональный генератор, содержащий блоки для запоминания угловых значений функций и ее производной, дешифратор, сумматор, и множительный блок, соединенный с вы1О ходом с входом сумматора, группу элементов И, группу элементов ИЛИ и два регистра, выходы одного из которых соединены с входом множительного блока, а выходы второго через дешифратор под15 ключены к первым входам двух групп элементов И, вторые входы которых соединены с выходами соответствующих разрядов блоков запоминания угловых значений функций и ее производной, причем, выходы элементов И через соответствующие элементы ИЛИ подключены соответ ственно к входу множительного блока и к входу сумматора (13.

Недостаток такого генератора заключается в сложности реализации, обуслов: ленной наличием блока умножения и н обходимостью использовать блоки памяти большей емкости для достижения высокой точности.

Наиболее близким к предлагаемому является устройство для вычисления функций синуса и косинуса, содержащее входной регистр, три блока памяти, два блока умножения, сумматор и выходной регистр, выходы старших разрядов входного регистра подключены к адресным входам первого и второго блоков памяти, выходы младших разрядов входного регистра - к первой группе входов блока умножения, вторая группа входов которого подключена к выходам второго блока памяти, выходы блока умножения подключены к первой группе входов сумматора, выход которого подключен к входу выходного регистра, адресные входы второго блока памяти подключены к выходам старшей подгруппы младших разрядов входного ре3 9743 гистра, выходы третьего блока памяти— к первой группе входов, а выходы первого блока памяти - к второй группе входов втoppro блока умножения, выходы которго подключены к второй группе входов сумматора j2 ).

Однако известное устройство обладает сложной конструкцией.

Целью изобретения является упрощение устройства. 10

Поставленная цель достигается тем, что в устройстве для вычисления функций

Sin К, сos Х, содержащем входной регистр, триггер, сумматор по модулю два, блок анализа квадранта, .два блока памяти, сумматор, два коммутатора и выходной регистр, причем выход триггера соединен с первыми входами блока анализа квадранта и сумматора по модулю два, вторые входы которых соединены с выходом вто- щ рого разряда входного регистра, выход

t первого разряда и выход разрядов с третьего до и -го (где n - разрядность аргумента) которого соединены соответственно с третьим входом блока анализа квад- д ранта и информационным входом первого коммутатора, управляющий вход которого соединен с выходом сумматора по модулю два, выход блока анализа квадранта соединен с управляющим входом второго коммутатора, выход и информационный вход которого соединены соответственно с входом выходного регистра и выходом сумматора, первый выход первого коммутатора соединен с первыми входами первого и второго блоков памяти, второй и третий выходы первого коммутатора соединены соответственно со вторыми входами первого и второго блоков памяти, выходы которых соединены соответственно с первым и вторым информационными входами сумматора„управляющий вход которого соединен с выходом блока анализа квадранта.

На чертеже представлена блок — схема

45 устройства.

Устройство для вычисления функций

5 пх и coS х содержит входной регистр 1, триггер 2, сумматор 3 по модулю два, блок 4 анализа квадранта, коммутаторы

5 и 6, блоки 7 и 8 памяти, сумматор 9, выходной регистр 10.

Сумматор 3 должен вырабатывать логическую функцию Ф, Ф Б+ F, а блок анализа квадранта 4 должен вырабатывать логическую функцию Ф,.:

Ф = АБ + AF + BAF.

71 4

Здесь А и Б - два старших разряда кода угла, определяющие номер квадранта, F - код функций (F=0 при вычислении функции sin x, F=l при вычислении функции cos Х ).

Устройство работает следующим образом.

В регистр 1 записывается код аргумента, выраженный в единицах —, где

Х

23 л - код аргумента в радианах. Коммутатор 5 пропускает на входы блоков 7 и 8 прямой или инверсный код агрумента, в зависимости от управляющего сигнала, вырабатываемого сумматором 3.

Представим аргумент в виде к = а+в+

+с.

Тогда Е (х) = Х (а+Ь)+ f (а+ Ь)c+

+ f," (а+Ъ)с .

Если произвести разбиение кода аргумента на группы разрядов а, .Ь и с так, чтобы произведение

П = f (а+Ь)с было меньше единицы младшего разряда, получим

f(X)=f (см+Ь)i (g ()+Е ()д + Е ()д()2)С, f (Х)й f (с<4- Ь)+ f (()С, Здесь п $ n+Ä

Первый блок 7 вырабатывает код точного значения функции sinx, а второй блок 8 реализует табличное устройство умноже» ния.

С выхода второго блока 8 на вход сумматора 9 подается код f (f )С-12 т.е. код добавки минус единица младшего разряда, а на третий вход сумматора подается единица, если выходной код не будет преобразовываться в дополнительный, и подается ноль, если выходной код будет преобразоваться.

При реализации 16-разрядных функций в группу а входят разряды со второго по шестой, в группу в - разряды с седьмого по десятый, в группу с - разряды с одиннадцатого по пятнадцатый.

Предложенная структура устройства вычисления функций 5 и х и cos х позволяет отказаться от двух блоков умножения, что снижает аппаратурные затраты и и сложность иэделия.

Формула изобретения

Устройство для вычисления функций

Sin х и cos х, содержащее входной ре5 9743 гистр, триггер, сумматор по модулю два, блок анализа квадранта, два блока памяти, сумматор, два коммутатора и выходной регистр, прьчем выход триггера соединен с первымн входами блока анализа квадранта и сумматора по модулю два, вторые входы которых соединены с выходом второго разряда входного регистра, выход первого разряда и выход разрядов с третьего до ь-го (где n - разрядность ið аргумента) которого соединены соответственно с третьим входом блока аналнза квадранта и информационным входом nep- .

boro коммутатора, управляющий вход которого соединен с выходом cyMMaTopa llo 15 модулю два, выход блока анализа квадранта соединен с управляющим входом второго коммутатора, выход н информа-. ционный вход которого соединены coot ветственно с входом выходного регистра

71 6 и выходом сумматора, первый выход первого коммутатора соединен с первыми входами первого и второго блоков памяти, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, второй и третий выходы первого коммутатора соединены соответственно со вторыми входами первого и второго. блоков памяти, выходы которых соединены соответственно с первым и вторым информационными входами сумматора, управляющий вход которого соединен с выходом блока анализа квадранта.

Источники информации, принятые во вннмание при экспертиэе

1. Авторское свндетельство СССР

Ж 504195, кл. Q 06 F 1/02, 1975.

2. Авторское свидетельство СССР

% 622090, кл. G 06 F 7/548, 1978 (прототип).

974371

Составитель А. Зорин

Редактор Н. Горват Техред Е.Харитончик Корректор Н. Буряк

Заказ 8705/67 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4