Генератор псевдослучайных процессов

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

«i>960810 ($1) М. Кл. (6!) Дополнительное к авт. свид-ву (22) Заявлено 09.06.80 (21) 2980716/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 230982, Бюллетень ¹35

Дата опубликования описания 23.09.82

G 06 F 7/58.Государственный комитет

СССР по делам изобретений и открытий

{53) УДК 681. 325 (088. 8) (72) Автор изобретения

A Â.Ïåòðîâ (71) Заявитель

Иркутский политехнический институт (54) ГЕНЕРАТОР ПСЕВДОСЛУЧАЙНЫХ ПРОЦЕССОВ

Изобретение относится к вычисли- тельной технике и может быть использовано в системах статистического моделирования и анализа в комплексе с вычислительными машинами.

Известен генератор случайных чисел, содержащий блок управления, счетчики, регистры, блок памяти, элементы И и ИЛИ.

Этот генератор предполагает генерирование.случайных (т,е. заранее неизвестных) чисел с требуемыми ве роятностными свойствами (1) .

Однако отсутствует возможность получения выборок произвольной длины по имеющимся ограниченным в обойме данным с сохранением их вероятностных и динамических свойств.

Наиболее близким техническим решением к изобретению является генератор случайных чисел, содержащий блок памяти, дешифратор, регистры памяти, счетчик, блок управления.

Этот генератор реализует способ получения случайных чисел с заданными (Tðåáóåìûìè) законом распределения вероятностей и автокорреляционной функцией экспоненциального и экспоненциально-косинусного типа (2 ).

Недостаток известного генератора состоит в том, что он не позволяет генерировать реализации случайных процессов неограниченной длины на основе ранее прогенерированной исходной реализации малого объема.

Целью изобретения является расширение функциональных возможностей генератора эа счет увеличения длины реализации, Для достижения поставленной цели в генератор, содержащий последовательно соединенные дешифратор адреса, первый блок памяти и первый регистр памяти, выход которого является выходом генератора, блок управления, введены второй и третий регистры памяти, счетчик и три арифметических блока, а блок управления состоит из коммутатора, последовательно соединенных блока буферной памяти и индексного регистра, последовательно соединенных датчика рабочего цикла, счетчика команд, второго блока памяти и регистра команд, выход которого соединен с первым входом коммутатора, второй вход которого подключен к выходу индексного регистра, выходы первого, второго и треЗО тьего арифметических блоков соедине960810 ны соответственно с тремя входами блока буферной памяти, девять выходов коммутатора соединены соответственно с входом дешифратора адреса, с входом второго регистра памяти, с входом третьего регистра памяти, со

c÷èTûâàIIIIöèì B:".oäoãë счетчика, с первым входом первого арифметического блока, с первым входом второго арифметического блока, с первым входом третьего арифметического блока, с 1О суммирующим входом счетчика и с вычитающим входом счетчика, три выхода второго регистра памяти соединены с вторили входами соответственно первого, второго и третьего арифметических блоков, три выхода третьего регистра памяти соединены с третьими входами соответственно первого, второ го и третьего арифметических блоков, три выхода счетчика соединены с чет- д вертыми входами соответственно первого, второго и третьего арифметических локов., На фиг, 1 пРиведена блок-схема генератоРа, на фиг. 2 — схема блока управления.

Генератор включает блок 1 выбора ячейки блока памяти, содержащий регистр 2 памяти, первый 3, второй 4 и третий 5 арифметические блоки, регистр 6 памяти, счетчик 7. Кроме того, генератор содержит блок 8 управления, блок 9 памяти, вход которого соединен с выходом дешифратора 10 адреса,. а выход — через регистр 11 памяти — с выходо л 12 генератора.

Выходы 13-16 блока управления соединены с входами регистров 2 и 6 памяти, счетчика 7 и первого ариф летического блока 3,. выход 17 которого соединен с входом блока 8 управления, 40 выход 18 которого соединен с входом второго арифметического блока 4, выход 19 которого соединен с входом блока 8 управления, выход 20 которого соединен с входом третьего ариф- 45 метического блока 5,. выход 21 которого соединен с входом блока 8 управления, выходы 22 и 23 которого соединены соответственно с суммирующим и вычитающим входами счетчика 7.

Кроме того, выход блока 8 управления соединен с входом дешифратора

10 адреса. Входы каждого арифметического блока соединены соответственно с выходами регистров 2 и 6 памяти и счетчика 7.

Блок 8 угравления (фиг.2) содержит последовательно соединенные датчик 24 рабочего цикла, счетчик 25 циклон, блок 26 памяти, регистр 27 команд и коммутатор 28, а также последовательно соединенные блок 29 буферной памя:и и индексный регистр

30, выход которого соединен с другим входом коммутатора.

Принцип работы генератора состоит в получении реализаций псевдослучайного процесса произвольной длины до ограниченной в объеме исходной реализации с сохранением ее динамических свойств. Иными словами, не ставится цель генерировать случайнос-. ти с новыми статистическими свойствами, а предлагается просто увеличить объем исходной выборки путем много кратного повторения отрезков исходной реализации фиксированной длины.

Ото позволяет получать (и в этом смысле генерировать) неограниченные по длине реализации псевдослучайные процессы с известными динамическими (корреляционными и спектральньгли) свойствами. В соответствии с этим генератор не содержит никаких блоков, задающих и определяющих новые ста тистические свойства генерируемого процесса. Для генерирования достаточно лишь в первом блоке памяти иметь значения исходной реализации и ее отрезки фиксированной длины передавать на выходную шину устройства.

Арифметические блоки имеют следующее назначение.

Первый арифметический блок 3 вычисляет количество изменений порядка формирования адреса дешифратором

10 адреса. Под изменением порядка формирования понимается изб .-=нение на противоположный порядка отсчета адресов. Е ли адреса перво-с блока памяTII HçìåíRI0TOR в сторону увеличения, то противоположное е. ;у и"-. кение адресов — их уменьшение.

Алгоритм работы первого арифметического блока 3 имеет слепующи" .вид

Пусть k — - количество чисел исходной реализации, подлежащей пе.ред -.е на выходную шину (содержимое регистра 2), Н. — объем исходной реализации (содержимое регистра 6 „ А — текущий номер ячейки первого блока -.IàëRòè, из которой выбрано последнее число выходной реализации (содержимое счетчика 7);  — число изменений пuрядка формирования адреса дешифратором 10 адреса.

Шаг 1. Вычисляется В = 0 и

А +!<.

Шаг 2. Проверяется условие С ; Н.

EcmI оно выполняется, производится переход к шагу 5, в противном случае . (C Н вЂ” и шагу 3.

Шаг 3. Вычисляется С = С вЂ” k и В

В+1.

Шаг 4. Осуществляется переход к шагу 2.

Шаг 5. 1 роизводится передача вычисленного значения В на выходную шину 17 первого арифметическо;-о блока 3.

Второй арифметический блок 4 вычисляет количество я:еек t.".лок †.: 9

960810

Счетчик 25 определяет в зависимости от тактовых импульсов, генерируемых датчиком рабочего цикла, ячейку блока памяти, содержащую команду, подлежащую выполнению. Регистр 27 команд предназначен для приема и хранения команды, подлежащей выполнению.

Коммутатор 28 преобразует команду в управляющий сигнал на выходных шинах блока управления и обеспечивает автоматическое управление работой всего устройства, Причем выбор шины осуществляется также автоматически в зависимости от кода команды.

65 памяти, содержимое которого передается через регистр 11 на выходную шину 12 при увеличении адресов ячеек блока памяти. Для. этого.иэ содержимого регистра 6 (объем исходной реализации) вычитается содержимое счетчика 7 (номер ячейки запоминающего устройства, из которой выбрано последнее число выходной реализации) .

Результат вычитания подается по 10

:выходной шине,19 второго арифмети ческого блока 4 в блок 8 управления при условии, что он менее количества ячеек, подлежащих передаче на выходную шину (содержимого регист-,15 ра.2) . В противном случае результаТоМ работы второго арифметического блока будет содержимое регистра 2 °

Третий арифметический блок 5 вычисляет количество ячеек блока 9 памяти, содержимое которого передается через регистр 11 на выходную шину 12 при уменьшении адресов ячеек запоминающего устройства, Результатом работы третьего арифметического блока будет номер ячейки блока ,памяти, из которого выбрано последнее .число выходной реализации, уменьшенное на единицу, если этот номер меньше количества чисел, подлежащих передаче на выходную шину (содержимое регистра 2) . В противном случае результатом работы третьего арифметического блока будет содержимое регистра 2.

Елок 8 управления работает следующим образом.

Датчик 24 рабочего цикла предназначен для выборки управляемых сиг- налов, определяющих рабочий цикл ус1 зойства — такт генерирования слу- 4О чайных чисел. Иными словами, он предназначен для генерации тактовых импульсов устройства.

Блок 26 памяти содержит жестко закрепленную и предназначенную толь- 45 ко для данного генератора программу, выраженную в командах, каждая иэ которых записана в определенную ячейку блока памяти. Эта программа определяет работу всего генератора на каждом 5Q такте его работы.

Буферный блок 29 памяти предназначен для приема входных сигналов блока управления, причем в зависимости от того, на какой шине появляется сигнал, осуществляется выдача содержимого соответствующей ячейки буферного блока памяти в индексный регистр.

Индексный регистр предназначен для приема, хранения и выдачи кодов, используемых в дальнейшем для моди-. фикации команд в коммутаторе операций и переадресации управляющего сигнала с одной выходной шины блока управления .на другую.

Таким образом, логика работы генератора псевдослучайных процессов полностью определяется набором команд (программой), записанной в блоке 26 памяти, и набор этих команд однозначно представлЕн в описании изобретения. Генератор работает следующим образом.

Управляющие сигналы по шинам 1315 вызывают передачу содержимого регистра 2 (количество чисел исходной реализации за один такт работы генератора), содержимого регистра 6 (объем исходной реализации, хранящийся в блоке 9 памяти) и содержимоrd счетчика 7 (текущего номера ячейки блока 9, из.которого выбрано последнее число. выходной реализации) в первый, второй и третий арифметические блоки. По управляющему сигналу на шине 16 первый арифметический блок

3 вычисляет количество изменений порядка формирования адреса дешифратором 10 адреса и передает это число по шине 17 в блок 8 управления.

По управляющему сигналу на шине

18 второй арифметический блок 4 вычисляет и передает по шине 19 в блок

8 управления число ячеек блока 9 памяти, содержимое которого передается через .регистр 11 на выходную шину 12 при увеличении адресов ячеек блока 9 памяти. По управляющему сигналу на шине 20 третий арифметический блок 5 вычисляет и передает по шине 21 в блок 8 управления число ячеек блока 9 памяти, содержимое которых передается через регистр 11 на выходную шину 12 при уменьшении адресов блока 9 памяти.

Выработка сигнала-отклика на шине

19 вызывает передачу иэ блока 9 памяти через регистр 11 на выходную шину 12 рассчитанного вторым арифметическим блоком 4 числа значений исходной реализации. Причем параллельно с передачей каждого случайного числа на выходную шину 12 производится увеличение содержимого счетчика 7 посредством .счетного импульса на шине 22. Акт передачи

960810 содержимого заданного количества ячеек блока 9 памяти пря возрастании адресов завершается вычитанием едичицы из информационного сигнала на шине 17 (числа изменений порядка формирования адреса дешифратором 10 адреса) . Если число изменений порядка формирования адреса неотряцательно или отсутствует сигнал-отклик на шине 19, то по сигналу на шине 21 производится передача из блока 9 памяти через регистр 11 на выходную шину 12 рассчитанного третьим арифметическим блоком 5 числа значений исходной реализации. Пря этом производится уменьшение содержимого счетчика 7 посредством счетного импульса на шине 23. Отсутствие сигнала-отклика на шине 21 приводит к окончанию такта генерирования. Акт передачи содержимого заданного числа ячеек блока 9 памяти при уменьшении адресов завершается вычитанием единицы из информационного сигнала на шине 17 (числа изменений порядка формирования адреса дешифратором 10 адреса) .

Затем, если число изменений порядка формирования адреса неотрицательно„ то осуществляется передача содержимого всех заполненных исходной реализацией ячеек блока 9 памяти.

При этом адреса ячеек блока 9 памяти увеличиваются на единицу с .одновременным я параллельным увеличением содержимого счетчика 7 на единицу посредством счетного импульса на шине 22. Акт передачи содержимого всех ячеек блока 9 памяти при возрастания адресов завершается вычитанием единицы из информационного сигнала на шине 17.

Далее, если число изменений порядка формирования адреса неотрицательно, осуществляется передача содержимого всех заполненных ясходной рвалиэацяей ячеек блока 9 памяти при уменьшении адресов ячеек на единицу с одновременным уменьшением содержисi8Tчяка 7.ITo oTHoI счетного импульса на шине 23. Акт передачи содержимого всех ячеек блока 9 памяти пря убыьании адресов завершается вычитанием единицы яз информационного сигнала на шине 17.

Так-. генерирования очередной порция выходка-о псевдослучайного процесса на основе хранящейся в блоке

9 памяти исходной реализации заканчивается пря отрицательном сигнале на шине 17.

Таким образом, осуществляется генерирование реализацчя псевдослучайных IIpoIIBccoB произвольной длины по ограниченной в объеме исходной реализация с сохранением ее динамических. свойств.

Рассмотрим алгоритм работы устройства на примере.

Пусть в блоке памяти хранится исходная реализация объемом Н 5, т.е. регистр содержит число 5, а значения выборки находятся в ячейках блока памяти с номерами 1, 2, 3, 4 и 5, соответствующими адресам ячеек.

Пусть также количество чисел выходной реализации, подлежащей передаче на выходную шину за один такт генерирования, или содержимое регистра

2 равно 6 (k = 6), Текущий адрес ячейки блока ""..àìÿòè, из которой выбрано последнее число выходной реали зации, равен А 3.

Количество изменений порядка формирования адреса В 1„ так как А +

+ k ) Н (9 5) и А + k — К Н

;3 < 5) .

Количество чисел, переписываемых пря увеличении адресов, равно k = 2.

Соответственно на выходную шину передается содержимое 4 я 5-й ячеек блока памяти и устанавливается A = 5 иГ=6-24.

Затем, в связи с -.ем, что В ) О, вычисляется В =  — 1 = 0 я определяется число ячеек, переписываемых пря уменьшения адресов ячеек блока памяти: k+» H (4 < 5) то k = 4.

Содержимое ячеек с номерами 4, 3, 2 я 1 передается на выходную шину. устанавливается k = к — k"= 0 и

A = 1.

Так как В = 0 я k = 0, ":.àêò генерирования заканчивается, На выходной шине получается последова ..льность чисел исходной реализация, хранящейся в ячейках 4, 5, 4, 3, 2 я 1.

Копирование исходной реализация

40 отрезками заданной длины позволяет сохранить в выходном псевдослучайном процессе динамические свойства, присущие исходной информации, и существенно снизить затраты, праизводимь.е

4 при сборе статистических данных.

Технико-экономическая эффективность изобретения пря проведении -.åõнологических экспериментов на обогатительной фабрике Коршуновского ГОКа

5О при 100 опытах, с целью накопления достоверных статистических,цанных для одчого технологического эксперимента, стоимости проведения одногo опыта (заработная плата обслуживающего персонала с учетом районного коэффициента 1,4,стоимость реактивов, энергозатраты и т.oo.) 10 руб, общем количестве экспериментов, проводимых на обогатительной фабрике примерно 30, составит 15 тыс. руб.

Формула изобретения

Генератор псевдослучайных процессов, содержащий последователен-но сои

960810

10 единенные дешифратор адреса, первый блок памяти и первый регистр памяти, выход которого является выходом генератора, блок управления, о т л и ч а ю шийся тем, что, с целью расширения функциональных возможностей генератора за счет увеличения длины реализации, он содержит второй и третий регистры памяти, счетчик и три арифметических блока, а блок управления состоит из коммутатора, последовательно соединенных блока буферной памяти и индексного регистра, последовательно соединенных датчика рабочего цикла, счетчика команд, второго блока памяти и регист- 15 ра команд, выход которого соединен с первым входом коммутатора, второй вход которого подключен к выходу индексного регистра, выходы первого, второго и третьего арифметических gp блоков соединены соответственно с тремя входами блока буферной памяти, девять выходов коммутатора соединены соответственно с входом дешифратора адреса, с входом второго регистра па- gg мяти, с входом третьего регистра памяти,со считывакядим входом счетчика, с первым входом первого арифметического блока, с первым входом второго арифметического блока, с первым входом третьего арифметического блока, с суммируюшим входом счетчика и с вычитающим входом счетчика, три выхода второго регистра памяти соединены с вторыми входами соответственно первого, второго и третьего арифметических блоков, три выхода третьего регистра памяти соединены с третьими входами соответственно первого, второго и третьего арифметических блоков, три выхода счетчика соединены с четвертыми входами соответственно первого, второго и третьего арифметических блоков.

Источники информации, принятые во внимание при. экспертизе

1. Авторское свидетельство СССР

9314208, кл. G 06 Г 1/02, 1969.

2. Авторское свидетельство СССР

9516042, кл. G 06 Г 15/36, 1974 (прототип) .

960810

Составитель A. Карасов

Техред M.Tenep Корректор Е.Рококо

Редактор A.Èèøêèíà филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Закаэ 7283/59 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытиЯ

113035, Москва, Ж-35, Раушская наб,, д. 4/5