Многоканальное устройство для контроля блоков оперативной памяти

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<п1960960 (61) Дополнительное к авт. свид-ву(22) Заявлено 0902.81 (21) 3245247/18-24 (5 ) М Кл з

G 11 С 29/Ро с присоединением заявки №

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет.—

ДЗ) УДК681. 327 (088.8) Опубликовано 230982 Бюллетень ¹ 35

Дата опубликования описания 230982

A.È. Бецков, Ю.В. Пшеничный, В.Ф. Черныш, Е.И. Бороденко, В.И. Стеценко, Ю.Г. Пономаренко и .Ю.A. Выпирайло (72) Авторы изобретения (71) Заявитель. .1 (54) МНОГОКАНАЛЬНОЕ. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

БЛОКОВ ОПЕРАТИВНОЙ ПАМЯТИ

Изобретение относится к запоминаю= щим устройствам.

Известны многоканальные устройства для контроля блоков оперативной памяти.

Известно устройство, в котором используются различные корректирующие коды j1).

Недостатком этого устройства является низкая достоверность контроля.

Наиболее близким по технической сущности к изобретению является устройство для контроля блоков оперативной памяти, содержащее блок управления, блок формирования теста, блок сравнения, регистр первый, блок формирования адреса, испытываемые qa надежность блоки оперативной памяти, выходные регистры, блоки сравне» ния, коммутаторы первой группы, блок управления регистрирующим устройством, регистрирующее устройство 1 2).

Недостатками известного устройства являются невозможность проведения .испытаний для достаточно большой .партии блоков оперативной памяти одновременно, невозможность регистрации времени возникновения отказа блока с начала испытаний, опеределения количества отказов эа любой заданный промежуток времени в процессе испытаний, характера отказа (устойчивый или сбой) и места отказа, эа счет чего снижается надежность устройства.

Целью изобретения является повышение надежности устройства.

Поставленная цель достигается тем, что в многоканальное устройство для контроля блоков оперативной памяти, содержащее основные коммутаторы, регистры считывания, схемы сравнения, блок местного управления, выход кото15 рого подключен к входу блока индикации, усилители, блок управления, первый и второй выходы которого подключены соответственно к входам блока формирования .теста и блока формирования

20,àäðåñà, и регистр записи, входы которого соединены с выходами блока формирования теста, а выход подключен к входу первого усилителя, причем выход блока формирования адреса соединен с

25 входом второго усилителя, выход которого соединен с первымй входами основных коммутаторов, третий выход блока управления подключен, к первым входам регистров считывания, выходы

ЗО. которых соединены с первыми входами

960960 схем сравнения, вторые входи которых подключены к выходу первого усилителя, а первые выходы — к вторым входам основных коммутаторов, вторые входы регистров считывания и выходы усилителей являются входами и выходами 5 устройства, введены группы коммутаторов, генераторы сигналов, регистры сдвига, счетчики циклов и формирователи сигналов результата сравнения, счетчик текущего времени, элементы

ИЛИ, счетчик отказов, счетчик сбоев, .дополнительные генератор сигналов, и коммутаторы, и буферный накопитель, выход которого подключен к входу блока местного управления, одни из входов которого соединены с выходами основных и дополнительных коммутаторов, формирователей сигналов результата сравнения и .коммутаторов групп, а другой вход является управляющим,. причем первые выходы схем сравнения подключены к первым входам формирователей сигналов результата сравнения, вторые входы которых соединены с входами первого элемента ИЛИ, первыми входами генераторов сигналов, счетчиков циклов и первых коммутаторов групп, вторые входы которых подключены к выходу счетчика текущего времени; выходы генераторов сигналов соеди.нены с первыми входами регистров сдви-30

ra, выходы которых подключены к вторым входам регистров сдвига, генераторов сигналов и счетчиков циклов и первым входам вторых коммутаторов групп, вторые входы которых соедине- 35 ны с выходами счетчиков циклов, а первые выходы — с третьими входами. схем сравнения и входами второго элемента ИЛИ, выход которого подключен к входу счетчика отказов, выход кото- 40 рого соединен с первым входом первого дополнительного коммутатора, второй вход которого подключен к первому выходу дополнительного генератора сигналов, второй выход которого сое- 45 динен с первым входом второго дополнительного коммутатора, второй вход которого подключен к выходу счетчика сбоев, вход которого соединен с выходом третьего элемента ИЛИ, входы которого подключены к вторым выходам

,вторых коммутаторов групп, выход первого элемента ИЛИ соединен с входом блока управления. !

На чертеже приведена структурная схема предложенного устройства.

Устройство содержит блок 1 управления, блок 2 формирования теста, регистр 3 записи, первый усилитель 4, блок 5 формирования адреса, второй усилитель 6, проверяемые блоки 7 и 8 оперативной памяти. устройство содержит также регистры 9 и 10 считывания, схемы 11 и 12 сравнения, формирователи 13 и 14 сигналов результата сравнения, основные коммутаторы 15 и 16, 6S счетчик 17 текущего времени, первые коммутаторы.18 и 19 группы, генераторы 20 и 21 сигналов, регистры 22 и

23 сдвига, счетчики 24 и 25 циклов, вторые коммутаторы 26 и 27 группы, первый 28 и второй 29 элементы ИЛИ, счетчик 30 отказов, первый дополнительный коммутатор 31, дополнительный генератор 32 сигналов, генерирую-. щий сигналы с заданными периодом следования, третий элемент ИЛИ 33, счетчик 34 сбоев, второй дополнительный коммутатор 35, буферный накопитель 36, блок 37 местного управления и блок 38 индикации.

Устройство работает следующим образом.

Блок 1 управления обеспечивает предусмотренный аглоритм работы всего устройства. Блок 2 формирует следующие тесты:

1, 1, 1, .. 1; О, О, О, ... О;

° ° . 0 1 °

Тесты в совокупности позволяют проконтролировать правильность записи, хранения и считывания информации в блоках 7 и 8 оперативной памяти.

Работа устройства состоит в последовательной реализации четырех возможных циклов контроля, в каждом из которых соответствующая тестовая последовательность, сначала записывается во все столбцы блоков 7 и 8 оперативной памяти, а при считывании производится анализ правильносту работы блоков 7 и 8 путем сравнения записываемой информации со считанной.

После окончания четвертого цикла контроля начинается первый цикл контроля и т.д.

Сформированный блоком 2 тест через регистр 3, предназначенный для хранения теста в течение соответствующего цикла контроля, и через усилитель

4, предназначенный для обеспечения необходимого уровня сигналов, для возможности испытания на надежность одновременно нескольких блоков памяти, подается на входы всех испытываемых блоков 7 и 8 оперативной памяти.

Блок 5, управляемый блоком 1, последовательно формирует адреса записи информации в блоки 7, 8>причем в каждом цикле контроля соответствующий тест записывается последовательно во все столбцы блоков 7 и 8, Регистры 9 и 10 предназначены для приема считанной с блоков 7 и 8 информации и передачи ее в схемы 11 и 12 сравнения, выполняющие поразрядное сравнение записываемой и считанной информации.

На первых выходах схем 11 и 12 сравнения сигнал появляется при несовпадении записываемой и считанной информации относительно столбца (одного адреса) блоков 7 и 8, а на вто960960

Технико-экономическое преимущество предложенного устройства заключается в его более высокой, по сравнению с известным, надежности, а также в возможности одновременного контроля нескольких блоков оперативной памяти °

1 формула изобретения рых выходах — сигнал появляется при несовпадении записываемой и считанной информации относительно соответствующего цикла контроля.

Сигналы с первых выходов схем 11 и 12 сравнения поступают на вторые входы коммутаторов 15 и 16, с выхода которых в накопитель 36 передается адрес (номер столбца) блоков

7 и 8 ° Сигналы со вторых выходов схем 11 и 12 сравнения поступают на 10 вторые входы коммутаторов 18 и 19, с выходов которых в накопитель 36 передается время возникновения отказа, на входы элемента ИЛИ 28, с выхода которого сигнал поступает в 15 блок 1 для повторения цикла контроля, при котором произошло несовпадение записываемой и считанной информации, на первые входы счетчиков 24 и 25, которые осуществляют подсчет повторных циклов контроля, на входы генераторов 20 и 21, которые при этом начинают выдавать сигналы на регист- ры 22 и 23 сдвига.

Анализ состояния счетчиков 24 и

25 -после поступления первого сигнала о несовпадении записываемой и считанной информации производится через время, равное длительности . одного цикла контроля. Если счетчики 24 и 25 находились при этом в состоянии "1" (т.е. в течение двух одинаковых циклов контроля несовпа- дение информации произошло только в одном цикле контроля), то со вторых выходов коммутаторов 26 и 27 поя- ЗЗ ,вится сигнал, свидетельствующий о возникновении сбоя. Если счетчики

24 и 25 находились в состоянии "2" (т.е в каждом из двух одинаковых циклов контроля произошло несовпаде- 40 ние информации), то с первых выходов коммутаторов 26 и 27 появится сигнал, свидетельствующий о возникновении устойчивого отказа. Разрядность регистров 22 и 23 выбирается таким 4 образом, чтобы их полное заполнение сигналами с генераторов 20 и 21 производилось за время, равное длительности одного цикла контроля. Сиг нал о заполнении регистров 22 и 23 . 0 открывает коммутаторы 26 и 27, а также поступает на вторые входы генера-. торов 20 и 21 для прекращения генерации сигналов, на вторые входы счетчиков 24 и 25 для передачи содержимого этих счетчиков в коммутаторы

26 и 27, на вторые входы регистров

22 и 23 для перевода их в исходное состояние.

С первых и вторых выходов схем 11 и 12 сравнения сигналы поступают на входы формирователей 13 и 14, которые анализируют количество столбцов, при считывании которых произошло.несовпадение записываемой информации со считанной. При этом, если в процессе 65 соответствующего цикла контроля имеется несовпадение относительно одного столбца блоков 7 и 8 оперативной памяти, то это говорит о том, что наиболее вероятным является анализ элемента памяти блока оперативной памяти, если имеются несовпадения относительно нескольких столбцов, то наиболее вероятным является отказ общих цепей записи и цепей считывания информации.

Таким образом, обеспечивается возможность автоматически более подробно детализировать место возникновения отказов в блоках оперативной памяти.

При возникновении устойчивого отказа сигналы с первых выходов комму.таторов 26 и 27 поступают на запрещающйе входы схем 11 и 12 сравнениядля того, чтобы исключить регистрацию одного и того же устойчивого отказа несколько раз.

Элемент ИЛИ 29 и счетчик 30 предназначены для подсчета количества устойчивых отказов, элемент ИЛИ 33 и счетчик 34 предназначены для подсчета количества сбоев. При помощи сигналов с выхода генератора 32 осуществляется выдача в накопитель 36 состояния счетчиков 30 и 34 через коммутаторы 31 и 35 в заданные моменты времени.

Данные о номере столбца, при считывании %второго произошло несовпадение записанной информации со считанной (с выходов коммутаторов 15 и

16), о времени возникновения отказов (с выходов коммутаторов 18 и 19), о результатах сравнения (с выходов

13 и 14), характере отказов (с выходов схем 11 и 12 сравнения), о количестве устойчивых отказов (с вы хода коммутатора 31), о количестве сбоев (с выхода коммутатора 35)пос)тупают на входы накопителя 36. Считывание информации из накопителя 36 ,в блок 37 производится по сигналу из блока 1. Блоком 38 производится регистрация всей информации, считываемой из накойителя 36.

Многоканальное устройство для контроля блоков оперативной памяти, содержащее основные коммутаторы, регистры считывания, схемы сравнения, блок местного управления, выход

960960 8

1 которого подключен к входу блока индикации, усилители, блок упралвения, первый и второй выходы которого подключены соответственно к входам блока формирования теста и блока формирования адреса, и регистр записи, входы 5 которого соединены с выходами блока формирования теста, а выход подключен к входу первого усилителя, причем выход блока формирования адреса соединен с входом второго усилителя, 10 выход которого соединен с первыми входами основных коммутаторов, третий выход блока управления подключен к первым входам регистров считывания, выходы которых соединены с первыми входами схем сравнения, вторые входы которых подключены к выходу первого усилителя, а первые выходы - к вторым входам основных коммутаторов, вторые входы регистров считывания и выходы усилителей являются входами и выходами устройства, о т л и ч а ю щ ее с я тем, что, с целью повышения надежности устройства, в него введены группы коммутаторов, генераторы сигналов, регистры сдвига, счетчики циклов и формирователи сигналов результата сравнения, счетчик текущего времени, элементы ЙЛИ, счетчик отказов, счетчик сбоев, дополнительные генератор сигналов и коммутаторы, и буферный накопитель, выход которого подключен к входу блока местного управления, одни из входов которого соединены с выходами основных и дополнительных коммутаторов, формирова- 35 телей сигналов результата сравнения и коммутаторов групп, а другой вход является управляющим, причем первые выходы схем сравнения подключены к первым входам формирователей сигналов результата сравнения, вторые входы которых соединены с входами первого элемента ИЛИ, первыми входами генераторов сигналов, счетчиков циклов и первых коммутаторов групп, вторые входы которых подключен к выходу счетчика текущего времени, выходы генераторов сигналов соединены с первыми входами регистров сдвига, выходы ко-. торых подключены к вторым входам регистров сдвига, генераторов сигналов и счетчиков циклов и первым входам вторых коммутаторов групп, вторые входы которых соединены с выходами счетчиков циклов, а первые выходы — с третьими входами схем сравнения и входами второго элемента ИЛИ, выход которого подключен к входу счетчика отказов, выход которого соединен с первым входом первого дополнительного коммутатора, второй вход которого подключен к первому выходу дополнительного генератора сигналов, второй выход которого соединен с первым входом второго дополнительного коммутатора, второй вход которого подключен к выходу счетчика сбоев, вход которого соединен с выходом третьего элемента ИЛИ, входы которого подключен к вторым выходам вторых коммутаторов групп, выход первого элемента ИЛИ соединен с входом блока управления.

Источники информации, принятые во внимание при .экспертизе

1. Авторское свидетельство СССР

Р 752500„ кл. G 11 С 29/00.

2. Авторское свидетельство СССР

Р 615546, кл. G 11 С 29/00, 1976 (прототип).

Составитель В. Гордонова

Редактор Г. Ус Техред A.Бабинец Корректор Г. Решетник

Заказ 7298/66 Тираж 622 ПоДписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д..4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4