Устройство для контроля интегральных схем

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

< 966699 (61) Дополнительное к авт. свил-ву— (22) Заявлено 16. 06. 80 (21) 2979968/18-24 с присоелинением заявки № (5l}N. Кл.

G 06 F 11/00

9кударотмниый комитет

СССР (23) Приоритетао делам изобретеиий и открытий

Опублмковано15 ° 10.82., Бюллетень № 38 (53} УДК 658. 652 (088. 8) Дата опубликования описания 15. 10. 82 (72) Авторы В. В. АгаФонов, В. И. Галка, В. В. КРа изобретения В В. Никитин, И. И. Петров, П. Г. Хом (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ИНТЕГРАЛЬНЫХ СХЕМ.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля электрических параметров интегральных схем.

Из вест ны уст рой ст ва для контроля электронных устройств, сопрягаемые с

ЦВМ и содержащие тактовый генератор, блок сравнения, счетчик, сдвиговый регистр и распределитель импульсов(1).

Недостаток этих устройств состоит в низкой производительности.

Наиболее близким к предлагаемому является устройство для комплексного контроля, содержащее генератор тестов,.1 генератор слов, блок управления, подключенный двухсторонними связями через блок сопряжения к вычислительной машине, а первым выходом к первым входам блока накопления результатов, го блока компараторов, блока формирователей временных параметров сигналов и блока формирователей, вторым выходом — к первым входам блока согласования и распределения выводов интегральной схемы, блока цифро-аналогового преобразования и через блок задающих генераторов к второму входу блока формирования временных параметров.сигнала, выход которого соединен с вторыми входами блока накопления результатов, блока компараторов и блока формирователей, третьи входы которых подключены соответственно к выходу блока компараторов и выходу блока цифро-аналогового преобразования и первым входом блоков статических испытательных воздействий группы, вторые входы которых соединены с третьим выходом блока управления, а третьи входы — с группой выходов блока согласования и распределения выводов интегральной схемы, вход-выход которого через контактирующий блок соединен со входом-выходом контролируемой интегральной схемы (?).

966699

Однако оно имеет низкую пропуск ную .способность и ограничивает производительность всей системы контроля„ так как требует в режиме контроля многократной перезагрузки тестовых наборов из внешней памяти в оперативную память машины,а затем в память ге° нератора слов. 8 режиме подготовки прог-: рамм исключается возможность использоьания памяти генератора слов как дополни- )o тельного поля оперативной памяти машины.

Кроме того, считывание результатов из" мерений осуществляется последовательным подключением к блокам измерерия статических. параметров аналогоцифрового преобразователя.

Цель изобретения - увеличение пропускной способности устройства.

Поставленная цель достигается тем, что в устройство, содержащее блок сопряжения, первый вход-выхор которого является первым входом"выходом устройства, а второй вход-выход соединен с входом-выходом блока коммутации управляющих и информационных сиг" 2 налов, группу блоков статических испытательных воздействий, блок согласования и распределения выводов интегральной микросхемы, соединенный входом- выходом через контактирующий блок с вторым входом-выходом устройства

1 блок формирователей, блок компараторов и блок накопления результатов, первые входы которых соединены с первым выходом блока коммутации управляющих и информационных сигналов, а вторые входы — с выходом блока формирования временных параметров сигналов, первым и вторым входом соединенного соответственно с первым входом блока

Формирователей и выходом блока задающих генераторов, вход которого подключен к второму выходу блока коммутации управляющих и информационных сигналов, входу блока цифро-аналогового преобразования и первому входу блока согласования и распределения выводов интегральной схемы, группа входов-выходов которого соединена с входами-выходами блоков статических испытательных воздействий группы, входы опорного сигнала которых подключены к третьим входам блока компараторов и блока формирователей и выходу блока цифра-аналогового преобразования,. а информационные входык третьему выходу блока коммутации управляющих и информационных сигналов, первый вход которого подключен к выходу блока накопления результатов, третьим входом подключенного к выходу блока компараторов, четвертый вход которого и выход блока формирователей соединены соответственно с выходом и вторым входом блока согласования и распределения выводов интегральной схемы, введены блок памяти, блок преобразования параллельного кода в последовательный, группа компараторов статики и регистр неисправности, причем первый вход каждого компаратора статики группы соединен с выходом блока цифро-аналогового преобразования, второй вход -.с выходом соответствующего блока статических испытательных воздействий группы, а выход — с соответствующим разрядным входом регистра неисправности, выходом подключенного к вто" рому входу блока коммутации управляющих и информационных сигналов, входвыход блока памяти соединен с первым входом-выходом устройства, а выход— с входом блока преобразования параллельного кода в последовательный, выходом подключенного к четвертому входу блока Формирователей и пятому входу блока компараторов,-вход блока памяти соединен с выходом блока формирования временных параметров сигналов.

На фиг. 1 представлена блок-схема системы, содержащей данное устройство; на фиг. 2 и 3 - примеры Функциональных схем блоков памяти и блока преобразования параллельного кода в последовательный; на фиг. 4 и 5 примеры тест-набора и размещения тест-набора в блоке многоканальной оперативной памяти; на фиг. 6-8примеры блок-схем управляющей вычислительной машины, блока сопряжения, блока коммутации управляющих и информационных сигналов; на Фиг.9 и 10 — блок-схема узла управления многоканальной оперативной памятью и временная диаграмма выдачи им сиг-. налов; на фиг. 1 1 и 12 - примеры

Функциональных схем блока согласования и распределения выводов интегральной схемы и блока формирователей °

Система (Фиг. 1,1 содержит комплект устройств 1 ввода"вывода и долговременного хранения контрольно-измерительной информации и программ, управ ляющую вычислительную. машину (УВИ )2, 5 9666 соединенные с первым входом-выходом устройства, включающего блок 3 сопряжения, блок 4 коммутации управляющих и информационных сигналов, контактирующий блок 5 для подключе- 5 ния контролируемой интегральной схемы 6 к блоку 7 согласования и распределения выводов интегральной схемы, блок 8 формирователей, блок 9 . компараторов, группу блоков 10 стати- 1© ческих испытательных воздействий, группу компараторов 11 статики, регистр 12 неисправности статики, блок

13 цифро-аналогового преобразования, блок 14 памяти, блок 15 преобразования параллельного кода в последовательный, блок 16 накопления результатов, блок 17 задающих генераторов и блок 18 Формирования временных параметров сигналов. 20

Блок 14 памяти (Фиг.2) содержит двунаправленный буферный регистр (буФер) 19 данных, узел 20 управления, элементы 21 памяти, мультиплексоры 22, Элементы 21 объединены в группы 23. И

Количество элементов 2! в группе 23 соответствует разрядности информационного слова управляющей вычислительной машины 2. Бины 24 адреса, шины 25 данных, шины 26 управления первого 3в входа-выхода блока 14 памяти соединены с магистралью ввода-вывода УВМ

2 и подключены к одноименйым входам узла 20 ° Кроме того, шины 25 подклю-. чены к регистру 19, а шина 27 синхроЭФ низации - к узлу 20.

Адресные входы < А 1, управляющий . вход "Запись" (ЗП Ъ и вход "Выбор кристалла" (ВК ) каждого из элементов

2l подключены к узлу 20, а ин*ормационные входы "Код числа" (КЧ) - подключены к буферу 19. Выходы элементов 21 подключены через мультиплексоре 22 к буферу 19. (!<оличество мультиплексоров равно количеству разрядов в информационном слове). 1<роме того, выходы элементов 21 с помощью шин 28 подключены к блоку 15.

Управляющие входы буфера 19 и мультиплексоров 22 подключены к узлу 20.

Синмронизирующая шина 29 "Сдвиг" и управляющая шина 30 "Прием" подключены к блоку 15.

99 6 шинам 29 и 30, а выходы регистров

31 подключены к блокам 8 и 9.

Управляющая вычислительная машина

2, пример структуры которой показан на фиг.6, содержит процессор 32, узлы 33 интерфейсные, узел 34 управления ОЗУ и модули 35 накопителя ОЗУ и пульт 36.

Процессор 32 выполняет все функции обработки информации. Пульт предназначен для отладки: и управления режимами УВМ и содержит органы управ-, ления (переключатели ) и индикации ,(например, светодиоды). Узлы 3 интерФейсные предназначены для связи процессора и ОЗУ с конкретными внешними устоойствами, например электрифицированной печатающей машинкой, перФоратором, фотосчитывателем и т.д.

Узел 34 управления ОЗУ предназначен для ретрансляции. сигналов внутреннего интерфейса УВИ на внутренние магистрали ОЗУ. К последним под" ключены модули 35 накопителя ОЗУ.

Набор линий внутреннего интерФейса содержит 1 линий магистрали адреса < ИА15-ИАО), 8 линий магистрали данйых (ИД7-МцО) и линии магистрали.управления: ЗПП - запись в память, ЧТП - чтение памяти, ЗПВУ - запись во внешнее устройство, ЧТВУчтение внешнего устройства, ЗПРК- запрос,на прерывание, ППРЕ - подтверждение прерывания и др. Сигналы ЗПП и ЗПВУ стробируют запись информации соответственно в ячейку памяти и регистр внешнего устройства, а сигналы

ЧТП и ЧТВУ управляют выдачей на линии МД7-ИДО содержимого адресуемой ячейки памяти или регистра внешнего, устройства, Основное назначение блока 3 сопряжения - развязка магистралей УВМ

2 от измерительной части системы.

Блок 3 сопряжения содержит(фиг.7) двунаправленный буферный регистр (бу, фер) 37 данных, усилители 38 адресных сигналов, усилители 39 управляю- . щих сигналов и селектор 40 адреса.

Селектор 40 адреса предназначен для селекции на линиях МА7-ИАО адресов регистров, расположенных в измерительной части системы (вне УВИ) и соответствующего управления буфером 37 данных.

Блок 15 преобразователей параллельного кода в последовательный (с иг.3) содержит сдвиговые регистры

31, информационные входы которого подключены к шинам 28, управляющие к

Усилители 38 транслируют сигналы с линий ИА7-ИАО (через селектор 40 адреса) на линии А7-AO.

9666

Усилители 39 управляющих сигналов принимают с магистрали управления сигналы ЧТВУ, ЗПВУ, ППРЕ и др и выдают их в измерительную часть системы

l принимают от нее сигнал ЗПРЕ и вы- 5 1ают его в УВМ.

Буфер 37 данных передает сигналы с линий МД7-МДО УВМ на линии Д7-ДО измерительной части во всех случаях, кроме "Чтения", расположенного в этой 10 части регистра. R.ýòoè случае сигналы передаются с линий Д7-ДО на МД7МДО.

Блок 4 коммутации управляющих и информационных сигналов предназначен для размножения магистрали данных

Д7-ДО по измерительной части системы и формирования по адресу на линиях

А7-А0 и управляющим сигналом ЗПВУ и

ЧТВУ сигналов записи или чтения кон- 20 кретных регистров.

Блок 4 содержит (фиг.8) дешифратор 41 адреса и коммутатор 42 линий данных. Выходы дешифратора 41 подключаются в системе непосредст- И венно на стробирующие входы программируемых регистров.

Коммутатор 42 линий данных транслирует сигналы с линий Д7-ДО на шесть групп однонаправленных линий (Д7 -jl0)-3О

II « (Д7 - ДО ), A также в зависимости от выполняемой операции (записи или чтения) передает данные с линий 97-ДО на двунаправленные линии Д7 " - ДО или наоборот. Однонаправленные линии (Д7 — ДО ) — (Д7 - ДО") подключены к информационным входам программируемых регистров блоков, а двунаправленные линии Д7" - ДО подключены к тем блокам устройства, кото- 4р рые имеют двунаправленные информационные выводы.

Узел 20 управления предназначен для управления элементами 21 памяти и мультиплексорами 22 блока 14 памяти.

Узел 20 содержит (фиг.9) дешифратор 43 адреса, селектор 44 адреса, элементы И 45 и 46„ двоичный счетчик 47, дешифратор 48, элемент ИЛИ 49, элементы И 50 и 51 и усилители 52. я

Усилители 52 принимают с линий

МА9-МАО 10 - разрядный код адреса, инвертируют его и выдает непосредственно на адресные входы элементов 21 памяти.

Дешифратор 43 по старшим шести разрядам кода адреса на линиях МА15МА 10 формирует один из сигналов вы99 8 бора ВК1-ВK. Линии ВК1.-ВК подключены ко входам "Выбора кристалла" элементов 21 памяти.

Селектор 44 адреса подает на элементы И 45 и 46 разрешающий потенциал, если на магистрали адреса находится адрес одной иэ ячеек блока 14 памяти. Для этого достаточно проанализировать 6 старших разрядов адреса на линиях МА15-МА10. Если элемент

И 45 открыт, то сигнал ЗПП через этот элемент И подается на входы записи всех элементов 21 памяти. Если открыт элемент И 46, то сигнал ЧТП подается на вход буфера 19 данных для переключения его на прием данных от мультиплексоров 22 и выдачу их на магистраль 25 данных.

Счетчик 47, дешифратор 48, эле" менты ИЛИ 49 и И 50 и 51 предназначены для формирования сигналов "Прием" и "Сдвиг", временная диаграмма. которых показана на фиг. 10. Эти сигналы формируются от сигналов ГИ1 и

ГИ2 ("И вЂ” главные импульсы), поступающие от блока 18. По,сигналу "Прием" происходит запись информации с элементов 21 памяти в 4-разрядные сдвиговые регистры 31, à rto сигналам Сдвиг - эта информация сдвигаII II ется в регистрах 31. Таким образом, в каждом рабочем такте выдачи тестнабора, определяемом сигналами ГИ2 на выходе каждого сдвигового регистра 31 появляется один из четырех одновременно считанных бит в канале.

Блок 7 согласования и распределения выводов интегральной схемы содер" жит (биг,ll) I-pynny одинаковых коммутирующих ячеек 53, каждая иэ которых состоит иэ регистра 54 управления реле, эквивалента нагрузки 55, повторителя 56, ряда коммутирующих реле

КР1...KP5. Количество коммутирующих ячеек 53 соответствует количеству выводов контролируемой интегральной схемы 6.

Каждая коммутирующая ячейка 53 подключает к одному выводу контролируемой интегральной схемы выход амплитудного формирователя блока 8 через контакты реле КР1, повторитель

56 - через контакты реле КР2, корпус - через контакты реле КР3, эквивалент нагрузки 55 - через контакты реле КР4 и блок 10 — через контакты реле КР5.

Команды управления реле записываются в регистры 4 с линии Д7 - ДО, .9 9666 а выбор требуемой коммутирующей ячейки 53 осуществляется по линиям адреса А7-АО.

При работе вывода контролируемой интегральной схемы 6 в режиме приема 5 информации включены контакты реле

КР1, При этом, из блока 8 на данный вывод контролируемой интегральной схемы 6 через блок 5 подаются импульсы тестовой последовательности, сфор-®0 мированные по амплитуде.

В режиме чтения информации из контролируемой интегральной схемы 6 включены контакты реле КР2, КР4. При этом к выводу контролируемой интегральной схемы 6 подключается эквивалент нагрузки 55 и повторитель 56, подключенный к блоку 9 компараторов.

Контакты реле КР1 могут оставаться замкнутыми, однако блок 8 формирова- 20 телей при этом должен быть установлен в нейтральное, третье состояние.

При контроле статических параметров контролируемой интегральной схемы

6 и необходимости замыкания вывода 25 схемы на корпус замыкаются контакты реле КР5 и КР3 соответственно.

Блок 8 Формирователей (фиг.12 ) содержит N формирователей 57, каждый из которых состоит из амплитудного З0 формирователя 58 и элементов И 59-61 и обеспечивает через блок и контактный блок 5 подключение к одному выводу контролируемой интегральной схе" мы 6.

Блок 8 обеспечивает выдачу на выводы контрЬлируемой интегральной схемы 6 импульсов тестовой последовательности программируемой амплитуды и формы.

На первый вход элемента И 59 из блока поступают импульсы тестовой последовательности, а из блока 18 на второй вход элемента И 59 поступают строб-импульсы, обеспечивающие формирование временных параметров импульсов тестовой последовательности.

При выдаче информации из контролируемой интегральной схемы 6 амплитудный формирователь 58 устанавливается в третье состояние с поступлением на входы элементов И 59 и 61 напряжения логического нуля из бло. ка 15 преобразования параллельного кода в последовательный.

Амплитудный формирователь 58 представляет собой согласованный импульсный усилитель с программируемой амплитудой и полярностью выходных им99 10 пульсов. ймплитуда этих импульсов

Ф пропорциональна опорным напряжениям ч и v», поступающим из блока цифро-аналогового преобразования.

Устройство работает следующим об" разом.

Устройство в составе системы для комплексных испытаний интегральных схем работает в двух основных режимах: в режиме подготовки программ контроля и в режиме контроля интегоальных сх м.

Режим подготовки программ контроля интегральных схем включает загрузку в УВМ 2 исходной программы на проблемно-ориентированном языке высокого уровня; трансляцию исходной программы и формирование объектной программы в кодах УВМ 2.

На этапе трансляции исходной программы используются управляющие программы и программы трансляции. Кроме того, необходима буферная область памяти для размещения исходной и объектной программ. Для этого блок 14 программно перестраивается для обмена информацией с УВМ 2 и используется как дополнительное поле оперативной памяти машины.

Загрузка программного обеспечения осуществляется с помощью комплекта устройств 1 ввода-вывода.

Пример функциональной схемы блока 14 приведен на фиг.2. Элементы 21 памяти имеют организацию 1К бит xl разряд и разбиты на L групп 23 (L=

=N/2, N - количество каналов). УВМ 2 в режиме записи формирует на шинах

24 - адрес, на шинах 25 — данные, а на шинах 26 — соответствующие управляющие сигналы, которые поступают на входы узла 20. Данные с шин 25 также поступают на входы блока 19. Узел

20 формирует сигнал ВК для выбора

j-ой группы 23 элементов 21 и адрес

А„. информационного слова, который поступает на все элементы 21. Запись данных осуществляется из буфера 19 по сигналу "Запись", соответствующему логическому нулю, при этом подается управляющий сигнал на вход буфера 19 и код числа записывается в выбранную ячейку памяти блока 14.

При чтении аналогично формируется адрес ячейки памяти, управляющий сигнал "Запись" соответствует логической единице, а с помощью возбужденного сигнала BK информационное

99 12 сравнения выходных сигналов с эталонными, цифро-аналоговых преобразователей блока 37, формирователей блока

8 и компараторов блока 9, которые задают уровни входных и уровни компарирования выходных сигналов. !<роме того, задается режим выдачи тестовых наборов из блока 14 и структура данных блока 16. Затем программируется блок 7 согласования и распределения выводов, который подключает через контактирующий блок 5 входы контролируемой схемы 6 к блоку 8, а выходы - к блоку 9. для контроля функционирования испытуемой микросхемы

УВМ 2 выдает команду через шины 25 блоку 14 на выдачу тестовых наборов.

Эта команда поступает в узел 20 и инициирует его работу на тактовой частоте, задаваемой блоком I8. Синхронизирующие сигналы поступают на узел

20 через шину 27. При этом узел 20 выдает параллельно сигналы ВК1,ВК2..., BKL и сигнал "Чтение" на элементы 21 памяти. Информация, записанная в этих элементах по адресу А, считывается одновременно на шины 28 и записывается в сдвиговые регистры 31 блока

19.

Поскольку разряднссть сдвиговых регистров равна r, то в течение первого такта выполняется запись в сдвиговые -регистры, а в течение остальных r-1 тактов происходит сдвиг информации на один разряд в каждом такте. Во время сдвига инФормации в регистрах узел 20 выдает сигналы на чтение следующих слов "тест-наборов". Благодаря совмещению операций

"Сдвига" и "Чтение" информации из элементов памяти максимальная частота выдачи тес--наборов определяется величинойТц 7 1, где Тц - время цикла чтения элементов 2I памяти.

С выходов регистров 31 информация в виде слове тест-набора считывается на рабочей частоте контролируемой интегральной схемы 6 задавае7 мой сигналом на шине 29, и поступает на входы блоков 8 и 9.

Работа устройства в режиме контроля интегральных схем осуществляется следующим образом.

Программа контроля включает тесты контроля функционирования и тесты контроля статических параметров. Контроль функционирования производится

40 в реальном масштабе времени (на рабочей частоте испытуемой интегральной схемы), с возможностью совмещения во времени функционального контроля с динамическим, а также позволяет кон. тролировать уровни логического нуля и логической единицы в процессе контроля функционального контроля с динамическим, а также позволяет контроливать уровни логического нуля и логической единицы в процессе контроля функционирования. В тестах контроля функционирования программируются параметры задающих генераторов блока 17, определяющие рабочую частоту контролируемой схемы 6, формирователей временных параметров блока 18, задающих задержку и длительность входных сигналов и определяющих моменты

1l 9666 слово с выходов элементов 21 через соответствующие входы мультиплексоров 22 поступает на вхоа блока 19.

Управляющий сигнал с узла 20 разоешает прохождение информации с блока

19 на шину 25, которая подключена к

УВМ 2. Обмен информацией между УВМ

2 и блоками 14 осуществляется на частоте работы УВМ 2.

После завершения трансляции в 16 памяти УВМ 2 Формируется объектная программа, готовая к исполнению, а в блоке 14 памяти - тестовые наборы для контроля функционирования интегральной схемы. 15

Если этап подготовки и трансляции программы контроля был выполнен ранее, то объектная программа и тестовые наборы загружаются с устройств I ввода-вывода или устройства долго- 20 временного хранения программ и контрольно-измерительной информации в память УВМ 2 и в блок 14 памяти соответственно.

Тестовые наборы (фиг.4) должны zs записываться в блок 14 памяти так,. как показано на Фиг.5. Приведенное распределение памяти блока 14 соответствует П7=8, k=1024, S=4096 (S длина тест-наборов). Разрядность r зо сдвиговых регистров блока 1 равна четырем.

В блоке 8 формируются сигналы, уровни которых задаются блоком I3, временные параметрьi - -блоком 18, а логические значения - блоком 1 . Эти сигналы через блок 7 подаются на входы контролируемой интегральной схемы 6, выходные сигналы с которой поступают в блок 9,. где происходит

966699

14 вначале компарирование этих сигналов по уровням нуля и единицы, которые задаются блоком 13, а потом сравнение с эталонными логическими сигналами, поступающими из блока 15.

Результаты сравнения в виде сигналов ошибок записываются в блок 16 накопления результатов. После окончания выдачи тестовых наборов результаты контроля считываются из блока 16 в УВМ 2.to

При контроле статических парамет" ров программируются блоки 10 статических испытательных воздействий и блок 13, задающий уровни испытательных воздействий. Кроме того, блок

13 задает опорные уровни контролируемых статических сигналов, поступающих по команде УВИ 2 на компараторы 11 статики. Контролируемые выводы контролируемой интегральной схемы 6 через блок 5 и блок 7 подключаются к блокам 10. При этом, на выводы контролируемой интегральной схемы 6 подаются испытательные воздействия из блоков 10, а на выходах блоков 10 формируются напряжения, пропорциональные величине контролируемых параметров. Эти напряжения поступают на компараторы 11, где сравниваются с опорными уровнями.

Результаты контроля в виде логических нулей и единиц записываются в регистр 12 неисправности статики, который затем опрашивается УВМ 2.

Таким образом, устройство обеспечивает возможность переключения блока памяти по командам УВМ, что позволяет повысить, пропускную способность устройства и производительность системы за счет сокращения вре-, мени на стадиях подготовки программ контроля и их отладки, а также ис" ключения многократной перезагрузки в процессе испытания сложных интеграль.ных схем. Кроме того, устройство обеспечивает оперативную диагностикусамих тестов по командам УВИ.

Формула изобретения

Устройство для контроля интегральных схем, содержащее блок сопряжения, первый вход-выход которого является первым входом-выходом устройства, а второй вход-выход соединен с входом-выходом блока коммутации управляющих и информационных сигналов, группу блоков статических испытательных воздействий, блок согласования и распределения выводов интегральной микросхемы, соединенный входом-выходом через контактирующий блок с вторым входом-выходом устройства, блок формирователей, блок компараторов и блок накопления результатов, первые входы которых соединены с первым выходом блока коммутации управляющих и информационных сигналов, а вторые входы — с выходом блока формирования временных параметров сигналов, первым и вторым входом соединенного соответственно с первым входом блока формирователей и выходом блока задающих генераторов, вход которого подключен к второму выходу блока коммутации управляющих и информацйонных сигналов, входу блока цифро=аналогового преобразования и первому входу блока согласования и распределения выводов интегральной схемы, группа входов-выходов которого соединена с входамивыходами блоков статических испытательных воздействий группы, входы опорного сигнала которых подключены к третьим входам блока компараторов и блока формирователей и выходу блока цифро-аналогового преобразования, а информационные входы — к третьему выходу блока коммутации управляющих и информационных сигналов, первый вход которого подключен к выходу блока накопления результатов, третьим входом подключенного к выходу блока компараторов, четвертый вход которого и выход блока формирователей соединены соответственно с выходом и вторым входом блока согласования и распределения выводов интегральной схемы, о т л и ч а ю щ ее с я тем, что, с целью повышения пропускной способности устройства, в него введены блок памяти, блок преобразования параллельного кода в последовательный,группа компараторов ста- тики и регистр неисправности, причем первый вход каждого компаратора статики группы соединен с выходом блока цифро-аналогового преобразования, второй вход - с выходом соответствующего блока статических испытательных воздействий группы, а выходс соответствующим разрядным входом регистра неисправности, выходом подключенного к второму входу блока коммутации управляющих и информационных сигналов, вход-выход блока памя966699

15 ти соединен с первым входом-выходом устройства, а выход - с входом блока преобразования параллельного. кода в последовательный, выходом подключенного к четвертому входу блока формирователей и пятому входу блока компараторов, вход блока памяти соединен с выходом блока формирования временных параметров сигналов.

16

Источники информации, Ф принятые во внимание при зкспертизе.

1. Авторское свидетельство СССР з Р 696464, кл. G 06 F 11/00, 1977, Авторское свидетельство СССР

N 437988, кл. G О1 R 31/28, 1972 (прототип).

966699

2.11

- 1иг,П

ВНИИПИ Заказ 7846/67 Тираж 733 .Подписное

° В Ю ° Ф филиал ППП "Патент", г. Ужгород, ул. Проектная, 4