Цифровой генератор базисных функций

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскии

Социалистических

Реслублнк и|1968796 (61) Дополнительное к авт. свид-ву(22) Заявлено 29. 10. 80 (2i) 2998910/18-24 с присоединением заявки Йо(23) Приоритет

Опубликовано 23.1082 Бюллетень Мо 39

Р1 М К з

G F 1/02

Государственный комитет

СССР ио делам изобретений и открытий (53) УДК 681.3 (088.8) Дата опубликования описания 23.10.82

semes85A% ц,,"„ „. „13 уИВЛВ НБА, 72) Автор изобретения

Ф. К..Сергиенко (71) Заявитель (54) ЦИФРОВОЙ ГЕНЕРАТОР БАЗИСНЫХ ФУНКЦИЙ

Изобретение относится к автоматике и вычислительной технике и может быть использовано в синтезаторах и анализаторах сложных сигналов различного назначения, в частности для формирования и обработки многочастот .ных сигналов в многоканальных моделях или для формирования широкополосных сигналов с псевдослучайным законом изменения его параметров.

Известен цифровой генератор синусоидальных колебаний, содержащий задающий генератор, счетчик, дешифратор и блок памяти. В этом генераторе блок памяти представлен постоянным запоминающим устройством (ПЗУ) и предназначен для хранения отсчетов синусоидального сигнала (1).

Известен цифровой генератор базисных функций, содержащий тактовый генератор, блок задания параметров, накапливающий сумматор, делитель частоты, блок преобразования прямого кода в инверсный, блок памяти, сумматор по модулю два и блок формирования адреса, состоящий из восьми сум маторов по модулю 2 ()т — целое положительное число)(2)..

Недостаток известных генераторов состоит в том, что при генерировании базисных функций с периодом, не Кратным 2", необходимс хранить в блоке памяти отсчеты базисной функции как минимум для половины ее периода и, таким образом, требуется блок памяти большой емкости.

Целью изобретения является упрощение цифрового генератора базисных функций.

Поставленная цель достигается тем, что цифровой генератор базисных функций, содержащий тактовый генератор, блок задания парметров, накапливающий сумматор, делитель частоты, первый и второй коммутаторы, блок преобразования прямого кода в инверсный, блок памяти, сумматор по модулю два, причем выход числа составляющих группового сигнала -блока задания параметров подключен к входу накапливающе2р.ãî сумматора, выход которого подключен к; управляющему входу делителя частоты, выход делителя частоты подключен к управляющему входу первого коммутатора, первый выход тактового генератора подключен к информационному входу делителя частоты, к управляющему входу второго коммутатора и к тактовому входу блока преобразования прямого кода в инверсный, первый вход сумматора по модулю два соединен с управляющим входом блока

968796 преобразования прямого кода в инверсный, выход которого подключен к адресному входу блока памяти, второй вход и выход сумматора по модулю два подключены к информационным входам второго коммутатора.,выход блока памя- ти и выход второго коммутатора являются соответственно информационным и знаковым выходами цифрового генератора базисных функций, содержит восемь сумматоров по модулю 2"-4r(2 -4r— и иО дискретное представление периода базисных функций; h — целое положительное число; r = 0,1,...,2" - 1 — число запрещенных состояний) и многовходовый сумматор, причем выход параметра частоты, выход параметра разноса частоты составляющих группового сигнала, выход параметра фазы группового сигнала и выход параметра задержки группового сигнала блока задания парамет-2Q ров подключены к первому входу соответственно первого, второго, третьего и четвертого сумматоров по модулю

2 — 4к, выход первого сумматора по модулю 2 — 4r подключен к его второму входу и к второму входу третьего сумматора по модулю 2" - 4r, выход второго сумматора по модулю 2

11

4r подключен к его второму входу и к второму входу четвертого сумматора по модулю 2" — 4r, выход третьего и выхбд четвертого сумматоров по модулю 2п-4r подключены к первым входам пятого и шестого сумматоров по модулю 2 -4г соответственно, выход пятого сумматора по модулю 2 -4г подклю35 чен к его второму входу и первому информационному входу первого коммутатора, выход шестого сумматора по модулю 2 -4r подключен к его второму входу и к первому входу седьмого сум- 4О матора по модулю 2 -4r, второй вход И которого подключен к выходу первого коммутатора, выход седьмого сумматора по модулю 2 -4r подключен к второму информационному входу первого 45 коммутатора и к первому входу восьмого сумматора по модулю 2 -4r вто } рой вход воторого подключен к выходу параметра фазы отдельных базисных функций блока задания параметров,. выход восьмого сумматора по модулю

2 -4r поразрядно (разряды с нулевого по h-1-й) соединен с параллельным

Ь-разрядным входом многовходового сумматора, выходы (h-1)-го и (h-2)-го разрядов восьмого сумматора по модулю 2 -4г подключены к входам занесения слагаемых 2r и r соответственно в многовходовый сумматор, выходы разрядов с нулевого по (h-3)-й многовходового сумматора подключены к бО входам соответствующих разрядов блока преобразования прямого кода в инверсный, выходы (h-2)-ro и (h-1)-ro разрядов многовходового сумматора подключены соответственно к первому 65 и второму входам сумматора по модулю два, первый выход тактового генератора подключен к тактовому входу седьмого сумматора по модулю 2 -4r, второй выход тактового генератора к тактовым входам восьмого сумматора по модулю 2 -4r и многовходового сумматора, выход делителя частоты подключен к тактовым входам первого, второго, третьего, четвертого, пятого и шестого сумматоров по модулю

2 -4х .

Кроме того, сумматор по модулю

2 -4r содержит h-разрядный сумматор (разряды с нулевого по h-1-й), первый и второй (h-2)-разрядные сумматоры (разряды со второго по h-1-й), регистр и элемент HJIH причем первый и второй входы h-разрядного сумматора являются первым и вторым входом сумматора по модулю 2"-4г, выходы разрядов со второго по (h-1)-й h-разрядиого сумматора подключены к первым входам одноименных разрядов первого и второго (h-2)-разрядных сумматоров, вторые входы разрядов первого (h-2)— разрядного сумматора соединены с источником постоянного двоичного кода числа 4r, выходы переноса h-разрядного и первого (h-2)-разрядного сумматоров через элемент ИЛИ подключены к вторым входам тех разрядов второго (h-2)-разрядного сумматора, номера которых совпадают с номерами единичных разрядов в двоичном коде исла 4r, выходы нулевого и первого разрядов h-разрядного сумматора и выходы разрядов второго (h-2)-разрядного сумматора подключены к входам одноименных разрядов регистра, выходы которого являются выходами разрядов сумматора по модулю 2п-4ã.

На фиг. 1 представлена функциональная схема цифрового генератора базисных Функций; на фиг. 2 — функциональная схема сумматора по модулю 2 -4ã.

Генератор базисных функций содержит блок 1 задания параметров, накапливающий сумматор 2, делитель 3 частоты, первый коммутатор 4, тактовый генератор 5, второй коммутатор 6, блок 7 преобразования прямого кода в инверсный, блок 8 памяти, сумматор

9 по модулю два, сумматоры 10-17 по модулю 2 -4r многовходовый сумI

tl матор 18. Сумматор по модулю 2 -4r содержит.h-разрядный сумматор 19, (h-2)-разрядные сумматоры 20 и 21, регистр 22, элемент ИЛИ 23.

Генератор базисных функций работает следующим образом.

Число М генерируемых пар (синфазная и квадратурная) составляющих группового сигнала (общее число базисных функций 2М) хранится в накопительном сумматоре 2 и может изменяться под действием управляющего сигнала + дNp поступающего с одного

968796 из выходов блока 1 задания параметров;

Цифровые образцы выборок, рассчитанные для дискретных фаз

2Ë

21„-4 . при r нечетном; =0 1 2 3, ° .,-(2

4r)-1

7> 1+2Р) при r четном, 2h 4r

10 в пределах первой четверти периода синусоиды хранятся в блоке 8 памяти (ПЗУ). Такое расположение выборок позволяет, управляя адресом, изменять 15 фазу базисных функций на любые вели2л чини с точностью Но ьМ= -ч — —, 2 -4r

Общее выражение развертки адресов, поступающих на параллельный вход мно- 20 говходового сумматора 18, определяется следующим равенством . где + — знак суммирования по моду1l лю 2 -4r; n — текущая координата дискретного времени; m — текущий номер базисной функции в интервале строчной развертки; индексы х,у,1,j,q характеризуют моменты воздействия команд управления, приводящих к очередному изменению данного параметра, .и являются текущими номерами кадров развертки, внутри которых этот параметр остается неизменным)

+Ak х и с у= су +дс у - значениЯ гаРмонических коэффициентов после орсередного их изменения в начале кадров х 40 .и у, характеризующих значение частоты первой (по оси частот) функции и разноса частот между соседними фУнкЦиЯми соответственно; лЕх, Ас,,аМ;, ас — приращения, получаемые 45 этими коэффициентами в независимые моменты времени (в начале любой стро- ки РазвеРтки); Aa+m — пРиРаЩение адреса в начале первой строки q-го кадра развертки. 50

Интервал одной строки развертки определяется континуумом адресов образцов мгновенных значений всех составляющих одной выборки группового сигнала. Интервал одного кадра развертки 55 заключен между моментами изменения одного из параметров выходного сигнала.

Следовательно, интервалы кадров развертки х,у,1,3,q для различных параметров в общем случае не совпадают (по длительности, началу или концу кадра) °

Частота строк f задается на выходе делителя 3 частоты, развертка адресов синфазных (квадратурных) составляющих осуществляется с часто- 65 той Mf (на выходе сумматора 16), а всех составляющих — с частотой

2Ий (на выходе сумматора 17) и синхронизируется импульсами с первого и второго выходов тактового генератора 5. Квадратурная составляющая формируется посредством изменения фазы синфазной составляющей на угол, равУ ный —, что эквивалентно инвертированию символов адреса, поступающих на вход блока 7 преобразования прямого кода и инверстный. Эта операция осуществляется в блоке 7 во второй и четвертой четвертях периода синусоиды, что необходимо для согласования правила формирования адреса с законом изменения абсолютных значений выборок на всем периоде синусоиды.

Рассмотрим последовательность операций формирования адресов а „„,при отсутствии команд управления, что соответствует случаю генерирования. базисных функций с неизменными параметрами (с текущей фазой). В исходном состоянии коммутатор 4 находится в положении а и на выходах блоков присутствуют следующие сигналы: сумматор 10 - сигнал kz,. сумматор 11 сигнал k х, =k„+0; сумматор 12 — curkï=kп „ +Кк„., сУмматор 13 » сигнал cy," сумматор 14 — сигнал с„ -су+О; сумматор 15 вЂ, сигнал c„=-с„„ +су сумматор 16 — сигнал a(n „), сигналы на выходах блока 1 отсутствуют.

Очередность следования операций для п-й строки представлена следующими выражениями: для первого элемента строки (m=1; коммутатор 4 в положение а, стирается сигнал а(„„) ) ас1 т (k тт-q +) х1 ) + (сп-1 +с у ) ) а+се J для последующих элементов строки (m=2 3,4,...,M; коммутатор в положении 5; режим накопления)

ang=а п1 + сп: аьэ=ang + с а и= а п<м-1)+ и так далее.

Очевидно, что формирование адресов на выходе сумматора 16 при наличии команд управления Akg, ас, дс ьК;осуществляется по аналогичным алгоритмам с учетом приращений, определяемых командами управления: а) при поступлении команды +Ak изменяются частоты всех базисных функций на одинаковую величину %Af

Г

m- ((Кx q - AKХ)х -) (у . Оп-1)пап 1 б ) при исступлении команды + ьс у изменяется разнос частоты между

968796 всеми соседними баэисными функциями на одинаковую величину +дР

С*11рз (Кx n-a) ((y-s Y)J 1 -1lnm в) при поступлении команды + k; изменяется фаза колебания группового сигнала (фаза колебания каждой составляющей изменяется на одинаковый угол +Ю)

10 1„111= ((" р-.1) - 1 " )11 + "n-1)п1 (g n-1)пш1 г) при поступлении команды +дс изменяется время задержки группового сигнала на +c!òII(где то — период ос- )5 новной частоты)

nrn (xI n-a)n1 1Л J() ) 3/

Каждый элемент строки развертки вы-20 ходных сигналов сумматора 16 состоит из двух подзлементов — синфазная и квадратурная составляющая строки развертки выходных сигналов сумматора

17 (всего 2М подэлементов в интервале одной строки развертки).

При поступлении команды а„„ осуществляется зависимое изменение фаз колебаний любых составляющих группового сигнала 30 а „= а „m ь а1,1,1, (11 Il а„„= а„1 + ьà mЗначейия приращений ьК„и ас> запоминаются и учитываются во всех последующих строках развертки, а приращения ak и ьс. учитываются только в той строке, в начале которой они поступили. Этим и определяется различие конечного результата их воздействия на изменение параметров выход- 40 ного сигнала.

Приращения e a +m и д а „, присутству-! 11 ют во всех строках развертки кадра q„ повторяясь (рециркулируя) в каждой строке и своем подэлементе. 45

Отрицательные приращения вводятся на вход сумматора по модулю 2 вЂ,4r в дополнительном коде к модулю

2 -4r определяемом следующим выражением; 50

Ь

-ьх=2 -4r — (ь х .

При необходимости . одновременного изменения нескольких параметров выходного сигнала в начале строки вводятся одновременно соответствующие приращения.

Операция суммирозания по модулю

2 -4r выполняется следующим образом (фиг. 2) .

При наличии чисел на входах сумматора 19 анализируются его выходные сигналы на разрядах с весами от 2

3 до 211-", поступающие на первый вход сумматора 20. Так как на второй вход сумматора 20 постоянно подключено 65 число, равное 4r то при выходных сигналах сумматора 1, составляющих любую запрещенную комбинацию (число от 2 -4r до 2"-1), íà его выходе пе-. реноса присутствует сигнал 1 . В случаях, когда сумма входных чисел превышает значение 2 -1, сигнал 1 присутствует на выходе переноса сумматора 19. Сигналы переноса поступают на входы элемента ИЛИ 23, выходной сигнал которого с весом 4r корректирует период пересчета h-разрядного периодического накопителя до значения, равного 2 -4ã. Регистр 22 обеспечивает.задержку (запоминание) выходного результата на один такт.

Многовходовый сумматор 18 преобразует параллельный h-разрядный выходной код сумматора 17 по модулю 2 -4г, Ъ суммируя его с числом 1г+д, где 1- номер четверти периода базисной функции (i=0-З), fr/2 при четном r (г/2 + 0,5 при нечетном r.

Благодаря такому преобразованию развертки адресов оказывается возможным хранить в блоке 8 памяти отсчеты базисной функции лишь для одной четверти периода и воспроизводить,по ним значение базисной функции для любой фазы колебаний.

Предлагаемое изобретение позволяет уменьшить емкость блока памяти для тех случаев, когда период колебаний представляется числами, не кратными

2 (h — целое число). формула изобретения

1. Цифровой генератор базисных функций, содержащий тактовый генератор, блок задания параметров, накапливающий сумматор, делитель частоты, первый и второй коммутаторы, блок преобразования прямого кода в инверсный, блок памяти, сумматор по модулю два, причем выход числа составляющих группового сигнала блока задания параметров подключен к входу накапливающего сумматора, выход которого подключен к управляющему входу делителя частоты, выход делителя частоты подключен к управляющему входу первого коммутатора, первый выход тактового генератора подключен к информационному входу делителя частоты, к управляющему входу второго коммутатора и к тактовому входу блока преобразования прямого кода в инверсный, первый вход сумматора по модулю два соединен с управляющим входом блока преобразования прямого кода в инверсный, выход которого подключен к адресному входу блока памяти, второй вход и выход сумматора по модулю два подключены к информационным входам

968796

10 второго коммутатора, выход блока памяти и выход второго коммутатора являются соответственно информационным и знаковым выходами цифрового генератора базисных функций, о т л ич а ю шийся тем, что, с целью

5 упрощения цифрового генератора базисных функций, он содержит восемь сумматоров по модулю 2 -4r(2 -4r

h дискретное представление периода базисных функций h — - целое положитель- о ное число; к = 0,1,.;.,2" -1 - число запрещенных состоянчй) и многовходовый сумматор, причем выход параметра частоты, выход параметра разноса частоты составляющих группового сигнала, 15 выход параметра фазы группового сигнала и выход параметра задержки группового сигнала блока задания параметров подключены к первому входу соответственно первого, второго, третьегogp и четвертого сумматоров по модулю

2*-4r, выход первого сумматора по модулю 2 -4r подключен к его второму

Ф входу и к второму входу третьего сумматора по модулю 2 -4r, выход вто- 5 рого сумматора по модулю 2 -4г подключен к его второму входу и к второму входу четвертого сумматора по модулю 2 -4r выход третьего и выход четвертого сумматоров по модулю 2Я-4r подключены к первым входам пятого и шестого сумматоров по модулю 2"-4r соответственно, выход пятого сумматора по модулю 2 -4r подключен к его второму входу и к первому информационному входу первого коммутатора, вы- З5 ход шестого сумматора по модулю 2) -4r подключен к его второму входу и к первому входу седьмого сумматора по модулю 2) -4r, второй вход которого подключен к выходу первого коммутатора, 40 выход седьмого сумматора по модулю

2h-4r подключен к второму информационному входу первого коммутатора и к первому входу восьмого сумматора по модулю 2>-4r, второй вход которого . 45 подключен к выходу параметра фазы отдельных базисных функций блока задания параметров, выход восьмого сумматора по модулю 2 -4г поразрядно (разряды с нулевого по h-1-й) соединен с параллельным h-разряднчм входом многовходового сумматора, выходы (h-1) -ro и (h-2)-го разрядов восьмого сумматора по модулю 2 -4r подключены к входам занесения слагаемых

2r и r соответственно в многовходовый сумматор, выходы разрядов с нулевого по (и-3)-й многонходового сумматора подключены к входам соответствующих разрядов блока преобразования прямого кода в инверсный, выходы (h-2)-го и (h-1)-ro разрядов многовходового сумматора подключены соответственно к первому и второму входам сумматора по модулю два, первый выход тактового генератора подключен к тактовому входу седьмого сумматора по модулю 2 -4г, второй выход тактового генератора — к тактовым входам восьмого сумматора по модулю 2"-4r и многовходового сумматора, выход делителя частоты подключен к тактовым входам первого, второго, третьего, четвертого, пятого и шестого сумматоров по модулю 2 -4ã.

2. Устройство по п. 1, о т л и ч а ю щ е е с я тем,,что сумматор по модулю 2 -4г содержит h-разрядный сумматор (раэряды с нулевого по п-1-й), первый и второй (h-2) -разрядные сумматоры (разряды со второго по h-1 -й), регистр и элемент ИЛИ, причем первый и второй входы h-разрядного сумматора являются первым и вторым входом сумматора по модулю

2 -4г, выходы разрядов со второго по

h-1-й h-разрядного сумматора подклю- чены к первым входам одноименных разрядов первого и второго (h-2)— разрядных сумматоров, вторые входы разрядов первого (и-2)-разрядного сумматора соединены с ис.точником постоянного двоичного кода числа 4r, выходы переноса h-разрядного и перного (h-2) -разрядного сумматоров че рез элемент ИЛИ подключены к вторым входам тех разрядов второго (h-2)— разрядного сумматора, номера которых совпадают с номерами единичных раз- рядов в двоичном коде числа 4r, выходы нулевого и первого разрядов

h-разрядного сумматора и выходы разрядов второго (h-2) -разрядного сумматора подключены к входам одноимен,ных разрядов регистра, выходы которого являются выходами разрядов сумматора по модулю 2 -4ã.

Источники информации, принятые во внимание при экспертизе

1. Приборы, элементы автоматики и вычислительной техники. Экспрессинформация, 1976, 9 31, с ° 6.

2. Авторское свидетельство СССР по заявке М 2810364/18-24, кл. G 06 F 1/02, 1979 (прототип).

968796

Вл,У Çõ.Z

Еп

Вы,к

ФюЯ. Я

Заказ 8167/76

Тираж 731 Поднисное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

Составитель В. Байков

Редактор И. Николайчук Техред С.Мигунова Корректор Н. Король