Устройство для умножения

 

(72) Авторы изобретения

В. H Попов, В. Н. Лебедев, В. В. Пикутйи и4й .; .-Доиу а (Э.

Ф у, у (°

1 " f. <" 1,..,, :., г ь

Пензенский политехнический институт, (7l ) Заявитель (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится: к области ци ровой вычислительной технике и может быть использовано при построении арифметических устройств вычислительных машин.

Известно устройство для умножения, содержащее, регистр множителя, регистр множимого, элементы И, элементы ИЛИ. коммутатор, сумматор, блок управления (1).

Однако данное устройство обладает низким быстродействием вследствие временных затрат на распространение переносов. ъ

Известное устройство для умножения, содержащее накапливающий сумматор, регистр множимого, регистр множителя, элементы И (2) . Однако выполнение накапливающего сумматора, как суммато ра со сквозным переносом, приводит к существенному снижению быстродействия в режиме непрерывных .ложений, характерном для операции умножения.

Наиболее близким к предлагаемому по технической сущности является устройство для умножения, содержащее накапливающий сумматор, регистр множимого, регистр множителя, элемен- ты И, причем выходы регистра множимот о подключены к первым входам соответствукщик элементов И, выходы которых подключены к соответствуют щим входам накапливающего сумматора, выход старшего разряда регистра множи теля подключен к первому входу первого управляемого элемента И, второй вход которого подключен к первому управляющему входу устройства, а выход - ко вторым входам четных элементов И, выход дополнительного старшего разряда регистра множителя подключен к первому входу второго элемента И, второй вход которого подключен ко второму управлякэшему входу устройства, а выход — ко вторым входам нечетных элементов И, кроме того, накапливающий сумматор содержит в каждом разряде счетный триггер, Формула изобретения

3 97436 вход которого подключен к соогвегсгвующему входу накапливающего сумматора, и узел запоминания переноса, вход которо1.о подключен к выходу счетного триггера, соогвегсвующего разряда, а выход — ко входу счетного триггера последующего разряда, управляющие входы узлов запоминания переноса четных разрядов суммагора подключены к первой тактовой шине -сумматора, а нечетных разрядов - ко sro-iO -рой тактовой, шине сумматора (3 3 .

Такое устройство имеет низкое быстродействие вследствие того, что сдвиг содержимого регистров множителя и мно— жимого осуществляется последовательно.

Целью изобретения является увеличение быстродействия.

Поставленная цель досгигаегся тем, что усгройсгво для умножения, ; содержащее накапливающий сумматор, регистр, множимого, регистр множителя, элементы И, причем выходы регистра множимого подключены к первым входам соогветсгвующих элементов И, выходы когорых подключены к соотвегст- 2 вующим входам накапливакнцего сумматора, вторые входы четных элементов И подключены к выходу первого управляе мого элемента И, первый вход которого подключен к младшему разряду регис ра множителя, а второй его вход соединен с первым управляющим входом устройства, вторые входы нечетных элементов И подключены к выходу второго управляемого элемента И, первый вход которого соеди нен со вторым управлякипим входом устИ ройства, содержит связь второго входа второго управляемого элемента И с младшим разрядом регистра множителя.

На фнг. 1 изображена схеме устройстЮ

sa для умножения; на фиг. 2 - схема .накапливающего сумматора.

Устройство содержит накапливающий сумматор 1, ко вхрдам разрядов 2 которого подключены выходы нечетных и четных элеменгов И 3 и 4, регистр множиs мого 5, первый ..и второй управляемые элементы И 7 и 6, регистр множителя 8,,управляющие., входы устройства 9 и 10, тактовые шины устройства 11, 12 и 13, счетные триггеры 14, узлы запоминания переноса 15.

Усгройсгво работает следукецим образом.

Множимое и множитель заносятся s регистры множимого и множителя 5 и 8, после чего на управляющие входы 9 н 10 подаются тактовые импульсы. Регистры 5 и 8 cgBsrosrre, После подачи первого

9 ф гактового импульса на вход 10 цифра, находящаяся в младшем разряде регистра

8, управляет подачей в сумматор 1 четных разрядов регистра 5. Затем подаегся тактовый импульс на вход 9 и младший разряд регисгра 8 управляет передачей в сумматор 1 нечетных разрядов регистра 5. После чего производится сдвиг в регисгре 8 в сторону младших разрядов, а в регистре 5 - в сторону старших разрядов подачей тактового импульса на шину 11 и процесс повторяется.

Одновременно с подачей управляющего сигнала на вход 10 подается тактовый импульс на шину 12, управляющий выдачей из узлов запоминания четных разрядов на нечетные разряды накапливающего сумматора. Аналогично с подачей управляющего сигнала на вход 9 подается такто-: вый импульс на шину 13 управляющий выдачей информации из узлов запоминания нечетных разрядов на четные разряды накапливающего сумматора.

Совмещение сдвига множимого и множителя позволяет сократить время вычисления произведения по сравнению с из-, вестным на в <, где п — разрядность множителя, d - время одного сдвига.

Устройство для умножения, содержащее накапливакхций суммагор, регистр иножи мого; регистр множителя, элементы И, причем выходы регистра .множимого подключены к первым входам соответствующих элементов И, выходы которых подключены к соответствукщим входам накапливающего сумматора, вторые входы четных элементов И подключены к выходу первого элемента И, первый вход которого подключен к младшему разряду регистра множителя, а второй ei о вход соединен с первым управляющим входом устройства, вторые входы;нечетных элементов И подключены к выходу второго управляющего элемента И, первый вход которого соединен со вторым управляющим .входом устройства, входы регистров ,множимого и множителя подключены к первой тактовой шине устройства, управляющий вход узлов запоминания переноса четных разрядов сумматора подключен ко второй тактовой шине устройства, а нечетных разрядов - к третьей такговой шине устройства, о т л и ч аю щ е е с я тем, что, с целью увеличения быстродействия устройства, второй вход второго управляемого элемента И подклю5 974369 6 чен к младшему разряду регистра множи- 2. Папернов А. А. Логические основы

I теля . дифровык машин и программирование.

Источники информации, М., Наука, 1968, с . 158, рис. 8.3. принятые во внимание при акслертиэе 3. Авторское свидетельство СССР

1. Авторское свидетельство СССР g % 647686, кл. G 06 F" 7/52, 1971

% 675423, кл. G 06 F 7/52, 1977. (прототип), 974369

Заках 8705/67

Тираж 731 Подписное

ВНИИПИ Госуцарствейного комитета СССР по делам изобретений н открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4

Составитель A. Клюев

Редактор Н. Горват .Техред, Л.Пекарь Корректор. Н. Вуряк