Таймер

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскик

Социалистических

Республик

< >974581 (61) Дополнительное и авт. свид-ву (22) Заявлено 16. 02. 81 (21) 3249037/18-21 с присоединением заявки Мо (23) Приоритет

Опубликовано 15.11,82. Бюллетень Йо 42

Дата опубликования описания 15.11.82 (51) М. Кл.з

Н 03 К 17/28

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 621. 374..5(088.8) % .ЕС0%Зй:1 <

Л1ТЕпТНО- 1

Т )(ЦИАМЕ(:КАЯ

БНБЛИОТЕЕА (72) Авторы изобретения

В. P . Вартинь, t0.Â. Додока, В.Ф. Цеплис и В.Е.Ашурков (71) Заявитель (54 ) тлймеР

Изобретение относится к радиотех нике и может быть использовано в автоматике и системах управления.

Известны интегральные таймеры,содержащие два компаратора, триггер, разрядный ключ и выходной каскад. К такой схеме подключены два внешних времязадающих элемента — резистор и конденсатор (1 ), которые невыгодно вводить внутрь многофункциональной

ИС таймера.

Однако такие таймеры имеют недостаточную точность формирования выходного импульса.

Известен таймер, выполненный на основе известного принципа мостового делителя, одно плечо моста представляет собой резистивный делитель, другое — времязадающую ИС-цепь, а в диагональ моста включен компаратор напряжения (2) .

Недостатком этого устройства является невысокая точность формирования выходных импульсов минимальной длительности.

Цель изобретения — повышение точности формирования выходных импульсов.

Для достижения указанной цели в таймер, содержащий первый, второй и третий резисторы, первый компаратор напряжения, первый вход которого через первый резистор соединен с шиной положительного источника питания и через последовательно включенные второй и третий резисторы соединен с общей шиной, второй вход которого соединен с выводом "Порог" таймера, второй компаратор напряжения на первом и втором транзисторах р-И-Р типа, диоде, транзисторе и-р-и типа и генераторе стабильного тока, причем эмиттеры первого и второго транзисторов р-П-р типа соединены между собой и через генератор стабильного тока подключены к источнику положительного напряжения, база первого транзистора соединена с выводом таймера "Запуск", база второго транзистора через третий резистор соединена с общей шиной, коллектор второго транзистора соединен с анодом диода и базой транзистора П-р-и типа, катод диода и эмиттер и-р-и транзистора подключены к общей шине, триггер, первый вход которого ссс.чинен с выходом первого компаратора, второй вход соединен с коллектором первого р-и-р транзистора и коллектоЗ0 ром И-р-и транзистора, выходной кас974581 кад, первый вход которого соединен с первым выходом триггера, второй вход соединен со вторым выходом триггера, разрядный ключ на транзисторе р-Р- И типа, база которого соединена .с вторым выходом триггера, эмиттер соединен с общей шиной, а коллектор соединен с выводом "Разряд" таймера, введены третий и четвертый транзисторы р->>-р типа, второй генератор стабильного тока и блок смещения, при10 этом эмиттеры третьего и четвертого транзисторов через второй генератор стабильного тока соединены с источником положительного напряжения, база третьего транзистора соединена с первым выходом триггера, коллектор которого соединен с общей шиной, база четвертого транзистора через блок смещения подключена к источнику положительного напряжения, коллектор четвертого транзистора соединен с базой транзистора >>-р- q типа.

На чертеже представлена функциональная схема таймера.

Таймер содержит компаратор 1 напряжения, компаратор 2 напряжения, триггер 3 с выходами q P, выходной каскад 4, реэистивный делитель на резисторах 5, б и 7, разрядный ключ на транзиторе 8, транзисторы 9 и 10

Р-Yl-p типа, генератор 11 стабильного тока, блок 12 смещения базы транзистора 10, опорные входы 13 и 14, вход

15 компаратора 2, вход 16 компаратора 1,ремяэадающий резистор 17 и конденсатор 18. 35

На опорные входы первого и второго компараторов подаются потенциалы от делителя (три одинаковых резистора 5, б и 7) . Нормальное состояние разрядного ключа на транэиторе 8 — 4O насыщенное (в это время внешний конденсатор 18, подключенный между входом компаратора 1 и общей шиной замкнут на землю). Если на вход 14 компаратора 2 поцан отрицательный импульс запуска и потенциал этого входа оказывается меньше напряжения порога Е /3, то компаратор 2, а за ним и триггер 3 переключаются и на выходе ц триггера отрабатывается отрицательный перепад, Этим скачком транзистор 8 закрывается по базе, конденсатор 18 начинает заряжаться через внешний резистор 17 от источника питания Е + . В случае отсутстИ вия дополнительных транзисторов 9 и

10, генератора 11 тока, блока 12 смещения на выходе компаратора 2 сохра-. няется высокий потенциал до момента окончания импульса запуска. Когда потенциал на конденсаторе превышает 60 напря>кение 2/3 E + (порог срабатывания компаратора 1>, компаратор 1 переключается и переводит триггер в исходное состояние в случае, если .к этому моменту на выходе ко>лпара- g5 тора 2 пРисУтствует низкий потенциал. B результате переключения триггера транзистор 8 открывается положительным перепадом и конденсатор 18 ñ большой скоростью разряжается на общую шину через насыщенный транзис тор 8. На этом цикл работы таймера заканчивается. Он длится после импульса запуска время Т = 1 1 R .причем коэффициент 1,1 определяется тем, что конденсатор заря><ается до потенциала 2/3 E tè.

В случае, если импульс не заканчивается эа время Т = 1,1 R+C+ на выходе триггера неопределенное состояние и выходной импульс имеет длительность, определяемую моментом окончания импульса запуска, что является недопустимым. Таким образом, необходимь»л условием нормальной работы таймера является условие .Е с, 1,1((С .

В случае, когда +Зо» сравнимо с

1,1К С.ь существенно возрастает погрешность формирования длительности выходного импульса, определяемая как

TH&M

Ю= — — -1 100%, Ц с вследствие того, что компаратор 2, реализованный на основе дифференциального каскада с динамической нагрузкой обладает низким быстродействием. Поэтому импульс, подаваемый на вход триггера с выхода компаратора

2 затянут по сравнению с входны л импульсом запуска таймера на величину порядка нескольких микросекунд.

Это мало отражается на точности формирования выходного импульса при боль. ших длительностях последнего (свыше 1 мс),но существенно (до 50%) влияет при формировании коротких временных интервалов (или последовательности импульсов высокой частоты) .

Чтобы устранить указанный недостаток в схему введены два транзистора р-И-р типа 9 и 10, генератор 11 стабильного тока, блок 12 смещения.

Кагда на выходе g отрабатывается положительный перепад, транзистор 9, управляемый по базе этим перепадом, закрывается и ток генератора 11 течет через транзистор 10. Блок 12 смещения задает на базу постоянное смещение, необходимое для полного переключения тока генератора 13 из транзистора 9 в транзистор 10 положительным перепадом с выхода Я триггера 3. Ток коллектора транзистора

10 создает падение напряжения на диоде и открывает транзистор, в результате чего потенциал коллектора транзистора и, следовательно, на входе триггера 3 падает, что дает возможность переключиться триггеру 3 при

974581 срабатывании компаратора 1. Когда напряжение на конденсаторе 18 становится равным порогу, срабатывает компаратор 1 и переключается триггер 3, ток генератора 11 переключается в транзистор 10. Таким образом, дополнительно введенные элементы позволяют устранить действие входного импульса на вход триггера 3 при длительности выходного импульса, близкой к импульсу запуска. При длительности импульса запуска,значительно превышающей Т=l,1 R С,,точность формирования выходного импульса не улучшается. Наибольший эффект достигается при минимальной длительности формируемого выходного импульса, при этом точность выходного импульса улучшается на 30 Ъ .

Таким образом, введение в схему таймера дополнительных элементов позволяет значительно улучшить точность формирования выходного импульса минимальной длительности при длительности запускающего импульса, сравнимой с длительностью выходного импульса, что позволяет расширить область применения таймера в радиоэлектронной аппаратуре.

Формула изобретения

Таймер, содержащий первый, второй и третий резисторы, первый компаратор напряжения, первый вход которого через первый резистор соединен с шиной положительного источника питания и через последовательно включенные второй и третий резисторы соединен с общей шиной, второй вход которого соединен с выводом "Порог" таймера; второй компаратор напряжения на первом и втором транзисторах р-И -р типа, диоде, транзисторей-р-и типа и генераторе стабильного тока, причем эмиттеры первого и второго транзисторов р- -р-типа соединены между собой и через генера; тор стабильного тока подключены к источнику положительного напряжения, 5 !

О

45 база первого тразистора соединена с выводом таймера "Запуск", база второго транзистора через третий резистор соединена с общей шиной, коллектор второго транзистора ""оединен с анодом диода и базой транзистора И-р- типа, катод диода и эпмитер и-р-птранзистора подключен к общей шине; триггер, первый вхоц которого соединен с выходом первого компаратора, второй вход соединен с коллектором первого р-n-p транзистора и коллектором n-p-n транзистора, и коллектором п-.р-р транзистора, выходной каскад, первый вход которо,го соединен с первым выходом триг гера, второй вход соединен со вторым выходом триггера, разрядный ключ на транзисторе р-р-р типа, база I

Источники информации, прииятые во внимание при экспертизе

1. Шило В.Я.Линейные интегральные схемы. М., "Сов. радио", 1979, с. 233-237.

2. Дьяконов В.П. Интегральные таймеры и их применение в импульс ных устройствах. "Зарубежная радиотехника", 1978, 9 66, с. 48 (прототип).

Р 74581

Составитель И. Радько

Техред A.A÷ КорректорН. Король

Редактор Л. Алексеенко

Заказ 8734/77

Тираж 959 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал IIIIII "Патент", г. Ужгород, ул. Проектная, 4