Резервированное запоминающее устройство

 

О П И C A Н И Е (п>982086

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советснин

Социапистичесиик

Республик (613 Дополнительное к авт. саид-ву (223»<»«o 18.06.81.(213 3301262 18-24 с присоединением заявки J4

{23) Приоритет (51)M. Кл.

3Ьоудоротюны6 комитет

СССР па делам изобретений н открытий

G 11 С 11/00

Опубликовано 15.12. 82, Бюллетень № 46 (S3) УДК 681 ° 327 (088.8) Дата опубликования описания 17.12.82

В.А. Шастин, В.П. Петровский и В.Г. Прлукеев 1 (22} Авторы изобретения (713 Заявитель (54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО

Изобретение относится к запоминающим устройствам.

Известно резервированное запоминающее устройство, содержащее два блока памяти с одинаковой информацией, регистры и схемы поразрядного сравне5 ния, элементы И, ИЛЙ, блок управления 1 $

Недостатком этого устройства является низкая надежность. ю

Наиболее близким техническим решением к изобретению является резервированное запоминающее устройство, содержащее регистр адреса, рабочие и резервный блоки памяти, коммутаторы, сумматор, регистры числа и суммы, схему контроля g2).

Однако в случае возникновения отказов в разных разрядах одноименных ячеек блоков памяти происходит выдача го ложной информации, что снижает надежность устройства.

Цель изобретения - повышение надежности устройства.

Поставленная цель достигается .тем, что в резервированное запоминающее . устройство, содержащее регистры числа, коммутаторы, регистр адреса, один из выходов которого подключены к адресным входам первого и второго ос". новных и резервного блоков памяти, а другой выход соединен с управляющими входами первого и второго коммутаторов, первый блок контроля и сумматор по модулю два, причем выходы основных блоков памяти подкпючены к входам первого и второго коммутаторов, выходы второго коммутатора соединены с информационными входами первого регистра числа, выходы которого соединены с входами первого блока контроля и одними из входов третьего коммутатора, другие входы которого подключены к выходам второго регистра числа, информационные входы которого соединены с выходами сумматора по модулю два, входы которого подключены соответственно к выходам резервного блока па-

086 4 вход которого подключен к первому выходу первого дешифратора, второму входу второго элемента И и входу генератора одиночных сигналов, выход которого соединен с первым входом второго дешифратора и входом второго элеменпризнака обращения к основным блокам памяти, первый 3 и второй 4 основные блоки памяти, резервный блок 5 памя35 ти, предназначенный для хранения поразрядной суммы по модулю два информации с одинаковыми адресами из основных блоков йамяти, первый 6 и вто40 рой 7 коммутаторы, первый регистр 8 числа, сумматор 9 по модулю два, первый блок 10 контроля, третий коммутатор l1, второй 12 и третий 13 регистры числа, блок 14 местного управления, второй. блок 15 контроля, первую 16, вторую 17 и третье 18 группы элементов И и группу элементов ИЛИ 19.

На фиг. i обозначен выход 20 устройства. На фиг. 1 и 2 - выходы 21-30 и входы 31 » блока местного управления.

Блок местного управления содержит первый 32 и второй 33 дешифраторы, первый 34 и второй 35 элементы НЕ, первый 36 и второй 37 элементы задержки, генератор 38 одиночных сигналов, первый 39, второй 40 и третий 41 элементы И, элемент ИЛИ 42 и регистр 43 сдвига, пятый вход 44 блока местного управления.

3 982 мяти и к выходам первого коммутатора, введены группы элементов И, второй блок контроля, третий регистр числа, блок месгного управления и группа элементов ИЛИ, входы которых подключены соответственно к выходу третьего коммутатора и к выходам элементов

И первой и второй групп, первые входы которых соединены с одним из выходов блока местного управления, другие вы.ходы которого подключены соответствен но к управляющим входам третьего коммутатора, к управляющему входу первого регистра числа, к управляющим входам основных блоков памяти, к установочным входам регистров числа и к одним из.входов эЛементов И третьей группы, другие входы которых соединены с выходами элементов ИЛИ группы, информационные входы третьего регист- 2 ра числа подключены к выходам второго коммутатора, а прямые и инверсные выходы соединены соответственно с вторыми входами элементов И первой группы и с вторыми входами элементов И второй группы и информационными входами основных блоков памяти, третьи входы элементов И первой и второй групп подключены соответственно к выходам первого регистра числа и к вхо- 30 дам второго блока контроля и выходам второго регистра числа, первый, второй и третий .входы блока местного управления соединены соответственно с выходами первого и второго блоков контроля и с другими выходами регистра адреса, четвертый и пятый входы блока местного управления и выходы элементов И третьей группы являются соответственно управляющим и тактовым входами и выходами устройства.

Кроме того, блок местного управления содержит генератор одиночных сигналов, дешифраторы, регистр сдвига, элементы И, элемент ИЛИ, элементы HE и элементы задержки, причем выходы и тактовый вход регистра сдвига подключены соответственно к первым входам первого, второго и третьего элементов И, выходы первого и второго элементов И соединены с входами элемента ИЛИ, выход которого подключен к второму входу третьего элемента И, вы ход которого соединен с входом первого элемента задержки, выход которого подключен к входу первого элемента НЕ второй вход первого"элемента И соединен с выходом второго элемента НЕ, та.задержки, выход которого подключен к второму входу второго дешифратора, первый и второй входы первого дешифратора, третий вход второго дешифратора, информационный и тактовый входы регистра сдвига являются соответственно входами с первого по пятый блока, выходами с первого по десятый которого являются соответственно второй, третий и первый выходы первого дешифратора, выходы второго элемента НЕ, элемента ИЛИ и первого элемента НЕ и выходы с первого по четвертый второго дешифратора.

На фиг. 1 изображена функциональ- ная схема предлагаемого устройства; на фиг. 2 - то же, наиболее предпочтительного варианта выполнения блока местного управления; на фиг, 3 - пример временной диаграммы работы sanoчинающего устройства.

Устройство (фиг. 1 ) содержит регистр 1 адреса с одним из разрядов 2, предназначенным для занесения

982086

На фиг. 3 обозначены сигналы на четвертом входе 31, блока местного управления, тактовые сигналы на вхбде 44, сигналы записи слова в регистры 8, 12 и 13, сигналы -на выходах пер" s вого 10 и второго 15 блоков контроля соответственно, сигналы запрета на четвертом выходе 24 блока местного управления, сигналы записи инверсного кода на выходах 27 или 29, сигналы .считывания инверсного кода на выходах. 28 или 30, сигналы на выходе регистра 13, .сигналы на выходе 25 и сигнал сброса на выходе 26. Второй блок 15 контроля в простейшем случае является схемой контроля четности.

Число элементов И в группах 16-18 равно количеству разрядов считываемого слова, Устройство работает следующим об- 20 разом.

Адрес ячейки, к которой необходимо обратиться, записывается в регистр I в один из разрядов 2 которого заносится признак обращения к первому 3 или второму 4 блоку памяти.

Если обращение производится к бло- . ку 3, то считанная с него ийформация. через коммутатор 7 записывается на регистры 8 и 13. Одновременно на сумма- Ю тор 9 поступает информация, считанная . по тому же адресу с блока 5 и через коммутатор б с блока 4. Сумма по модулю два информации, считанной с блоков 4 и 5, записывается на регистр 12)а на котором появляется таким образом значение слова,.записанное по данному адресу в блоке 3. Информация с регист- ров 8 и l2 подается на блоки 10 и 15 соответственно, где происхоит провер- 4в ка истинности слова принятым в уст" райстве. типом контроля (например по модулю два или по модулю три). Если блок 10 не зарегистрирует,ц искажение информации,то с выхода 21 блока 14 поступает разрешение на коммутатор 11 на выдачу информации из регистра 8, которая, пройдя через weменты ИЛИ 19 и элементы И 18, появляется на выходе 20 устройства.

Если блок 10 зарегистрирует искаже" ние информации, а блок 15 такого ис" кажения не обнаружит, то по сигналу с выхода 22 блока 14 (фиг. 2) через коммутатор 11 (фиг..l) на выход 20 устройства проходит информация с ре.гистра 12.

6.

При обнаружении искажения обоими блоками 10 и l5 блок 14 по выходам 21 и 22 (фиг. 2) запрещает выдачу информации через коммутатор 11 (фиг. 1) и одновременно выдает разрешение на запись (и последующее считывание) кода. с инверсных разрядов регистра 13 по тому же адресу соответствующего блока памяти, к которому было произведено обращение (в соответствии с одним из разрядов 2 регистра 1). Например, если обращение производилось к блоку 3, то сигнал на запись в него ин-. версного кода поступает по выходу 27 (фиг. 2), а сигнал на считывание - по выходу 28 блока 14 (фиг. 2). Одновре" менно по выходу 24 подается запрет в регистр 8 на, прием. инверсного кода.

Таким образом, считанный инверсный код поступает на счетные входы регистра 13 и суммируется по модулю два с прямым кодом этого же числа.

В тех разрядах, прямой и инверсный код которых совпадает (что говорит о неисправности в данной ячейке памяти), при суммировании по модулю два, на прямых выходах регистра 13 появляется О, в остальных (исправных) раз- рядах 1. Поступающая с прямых выхо.дов регистра 13 информация на элементы И 16 блокирует выдачу информации с неисправных разрядов и разрешает выдачу с исправных из регистра 8. Инверсные выходы регистра 13 разрешают выдачу через элементьг И 17 восстановленной на регистре 12 информации в тех разрядах, которые запрещены на элементах И 16 . От блоха 14 по выходу 23.(фиг. 2) на элементы И 16 и

17 поступает разрешение на прохождение этой информации на элементы ИЛИ 19, где исправные разряды регистра 8 дополняются восстановленными разряда" ми с регистра 12 и через элементы И 18 подаются на выход 20 устройства.

Для исключения возможности выдачи ложной информации в процессе ее восстановления и при переходных процессах элементы И 18 стробируются сигналом с выхода 25 (фиг. 2) блока 14.

После выдачи слова блок 14 (фиг. 2) по выходу 26 посылает сигнал обнуления на регистры 8, 12 и 13.

Таким образом, запоминающее устройство готово к обращению по следующему адресу.

Рассматривают работу предлагаемого варианта блока 14.

982086

При операции считывания из блоков 2 и 4 памяти на вход 31q подается сигнал управления считыванием, который запускает регистр 43,- который впоследствии формирует сигнал опроса элементов И 18 и сброс регистров 8, 12 и

13. После контроля считанных слов блоками,10 и 15 на входы 31 и 31 олока 14 поступают сигналы о наличии ошибок. Эти сигналы попадают на первый и второй входы дешифратора 32 соответственно (фиг, 2), который формирует уровень 1, при отсутствии сигнала . ошибки по первому входу - на выходе 21, приналичии сигнала по первому входу и отсутствии по второму — на выходе 22 а при наличии сйгнала ошибки пб обоим входам - на выходе 23 и одновременно уровень 0 на выходе 24. Выходы 21 и 22 управляют коммутатором 11, выходы 23 - в элементами И 16,,и 17, а на выходе 2ч (фиг. 2) выдается запрет приема инверсного кода в регистр 8.

С появлением 1 на выходе -23 (фиr.2) запускается генератор 38, который вы- дает сигнал на запись (и через weмент задержки 37 - на считывание) инверсного кода из регистра 13 в блоки 3 или .А. Эти сигналы на запись и на считывание,в зависимости от признака обращения на входе 31g блока 14 через дешифратор 33 подаются либо в блок 3 по выходам 27 и 28 соответственно, либо в блок 4 по выходам 29 и 30 соответственно (фиг. 2).

Для устр — íåíèÿ излишних временных затрат при считывании в случае отсу"г "" ствия сигнала ошибки одновременно в блоках 10 и 1g сигнал опроса элементов И 18 формируется с выхода первого в разряда регистра ч3 и через элементы

И 39 и ИЛИ 42 поступает на выход 25, а при наличии сигналов ошибки в обоих блоках 10 и 15 сигнал опроса (фор-. мируется с выхода второго разряда ре- "5 гистра 43 и на выход 25 поступает через элементы И 40 и ИЛИ 42. В обоих случаях по концу сигнала опроса элементом И 41 формируется сигнал сброса, который через элементы задержки 36jg и элемент НЕ 34 подается на выход 26.

По этому сигналу происходит сброс регистров 8, 12 и 13 запоминающего устройства.

Для случая обнаружения ошибки обоФ

И ими блоками 10 и 15 в первом такте запускается регистр 43, происходит за-1 пись и считывание инверсного кода, формирование на входах, элементов И 18 истинного значения слова, Во втором такте происходит опрос элементов И 18 и выдача на выход 20 считываемого по данному адресу слова. Третий такт выдачу слова прекращает и через элемент задержки 36 обнуляет регистры 8, 12 и 13, подготавливая запоминающее устройство к следующей операции, Если производится обращение к блоку Ч памяти, то работа устройства происходит аналогично описанному.

Таким образом, обеспечивается исправная работа запоминающего устройства при наличии отказов в разных разрядах одноименных ячеек рабочих и резервного блоков памяти при сокращении, по сравнению с прототипом количества оборудования в цепях съема информации с резервного блока памяти и упрощении реализации блока местного

$ п 1- а вления о

Техни ко-э кономическое преимущество предлагаемого устройства заключается в более высокой по сравнению с прототипом надежности устройства. формула изобретения

1. Резервированное запоминающее устройство, содержащее регистры числа, коммутаторы„ регистр адреса, одни из выходов которого подключены .к адресным входам первого и второго основных и резервного блоков памяти, а другой выход соединен с управляющими входами первого и второго коммутаторов, первый блок контроля и сумматор по модулю два, причем выходы ос,новных блоков памяти подкпючены к входам первого и второго коммутаторов, выходы второго коммутатора соединены с информационнымй входами первого регистра числа, выходы которого соединены с входами первого блока контроля и одними из входов третьего коммутатора, другие входы которого подключе" ны к выходам второго регистра числа, информационные входы которого соединены с выходами сумматора по модулю два, входы которого подключены соответственно к выходам резервного блока памяти и к выходам первого коммутатора, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены группы элементов И, второй блок контроля, третий регистр числа, блок местного управления и группа элементов ИЛИ,вхо86 : 10 элементы НЕ и элементы задержки, при" чем выходы и тактовый вход регистра сдвига подключеНы соответственно к пер" вым входам первого, второго и третьего элементов И, выходы первого и второго элементов И соединены с входами элемента ИЛИ, выход которого подключен к второму входу третьего элемента.И, выход которого соединен с входом первого элемента задержки, выход которого подключен к входу первого элемента HE второй вход первого элемента И соединен с выходом второго эле-. мента НЕ, вход которого подключен к первому выходу nepaoro дешифратора, второму входу второго элемента И и входу генератора одиночных сигналов, выход которого соединен с первым вхо" дом второго дешифратора и входом второго элемента задержки, выход которого подкпючен к второму входу второго дешифратора, первый и второй вхо" ды первого дешифратора, третий вход второго дешифратора, информационный и тактовый входы регистра сдвига являются соответственно входами с первого по пятый блока, выходами с пер- вого по десятый которого являются соответственно второй, третий и первый выходы первого дешифратора, выходы второго элемента НЕ, элемента ИЛИ и первого элемента HE и выходй с пер" вого по четвертый второго дешифратора.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 780049, кл. G 11 С 29/00, 1979.

2. Авторское свидетельство СССР

Р 640375, кл. G 11 С 29/00, 1977 (прототип).

9 9820 ды которых подключены соответственно к выходу третьего коммутатора и к выходам элементов И первой и второй групп, первые входы которых соединены с одним из выходов блока местного 5 управления, другие выходы которого подключены соответственно к управляющим входам третьего коммутатора, к ,управляющему входу первого регистра числа, к управляющим входам основных блоков памяти,.к установочным входам

1 регистров числа и к одним из входов элементов И третьей группы, другие входы которых соединены с выходами элементов ИЛИ группы, информационные 1 входы третьего. регистра числа подключены к выходам второго коммутатора, а прямые и инверсные выходы соединены соответственно с вторыми входами элементов И первой группы и с вторыми 26 входами элементов И второй группы и информационными входами основных блоков памяти, третьи входы элементов И первой и второй групп подключены соответственно к выходам первого регист ра числа и к входам второго блока контроля и выходам второго регистра числа, первый, второй и третий входы блока местного управления соединены соответственно с выходами первого и. ЗО второго блоков контроля и с другим выходом регистра адреса, четвертый и пятый, входы блока местного;управления и выходы элементов И третьей группы являются соответственно управляю- у щим и тактовыми входами и выходами устройства.

2. Устройство по ri. 1, о т л и " .ч,а ю щ е е с я тем, что блок местного управления содержит генератор 46 одиночных сигналов, дешифраторы, регистр сдвига, элементы И, элемент ИЛИ, 982086. Составитель Т. Зайцева

Редактор Е. Лазаренко Тепрел A.Бабинем .Корректор И. 6ароши

»»»»» sl» »» ав»»»»»»»»» ювфеч»Ъ »»»»»»» аа» 3Ъ»»»%»»»»»»

Заказ 9721/73 Тираж 622 Подйисное

ВНИИПИ Государственного коиитета СССР по делам изобретений и открытий

1 13035 Иосква . И"35 Рамшская наб. д. 4/5

° »»»»»»а»3а А»»» »»»й»»п»те В»»ь»»» ° » Йъг а

Филиал ППП Патент,™r. Ужгород, ул. Проектная, 1