Устройство для сопряжения блоков обработки данных

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Соаетскин

Социалистическик

Республик ())993235 (61) Дополнительное к авт. свид-ву (22) Заявлено ОМ180 (21) 3221229/18-24

РЦ М.ки.

О 06 Р 3/04 с присоединением заявки Йо

Государственный комитет

СССР но делам изобретений н открытий

f23) Приоритет . (ЩУДК 681.32.. (088.8) Опубликовано 300183. Бюллетень Nо 4

Дата опубликования описания 300183 (72) Авторы изобретения

В.И. Антимиров, Т.С. Панова и В. (73) Заявитель (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ БЛОКОВ ОБРАБОТКИ

ДАННЫХ

Изобретение относится к вычислительной технике и может быть применено в системах, в котОрых один блок памяти одновременно используется несколькими блоками обработки информациие

Известна устройство сопряжения блоков обработки данных системы, в которой,.по крайней мере, два блока абра- 0 ботки информации используют одну общую память, содержащее блок управления (1) .

Недостаток такой системы заключается в увеличении времени обмена изэа необходимости программно-аппаратного анализа сигналов генератора прерывания при асинхронном обмене. Кроме того, увеличение времени происходит иэ- за задержки связанной с последовательным прохождением сигнала .обращения к памяти через ряд логических схем, анализирующих наличие запросов и устанавливающих приоритет.

Наиболее близким техническим решением к предлагаемому является устройство, содержащее блок управления и коммутатор, управляющле режимом за» пуска и останова формирователя соот,ветственно сигналами из блока памяти и блока обработки информации (2). ЗО

Недостатком данного устройства является невысокая пропускная способность.

Цель изобретения — повышение пропускной способности прн работе двух вычислительных устройств с общим блоком памяти.

Поставленная цель достигается тем, что в устройство, содержащее формирователь стробирующих импульсов, блок управления, включающий элементы И, триггеры, элемент ИЛИ, и элемент НЕ, причем вход элемента ЙЕ подключен к выходу формирователя стробирукщих импульсов, введены блок размещения доступа и триггер, первый вход которого подключен к входу синхронизации устройства и к первому входу формирователя стробирующих импульсов, второй вход которого соединен с выходом триггера, причем блок разревения доступа содержит два элемента ИЛИ и четыре элемента И, первый вход первого и второго элементов И подключены к выходу формирователя стробирующих импульсов, а выходы — к входу первого элемента

ИЛИ, выход которого является выходом обращения устройства; выход элемента

НЕ подключен к первому входу первого элемента И блока управления, выход

99323; которого подключен к первому входу элемента ИЛИ, второй вход которого соединен с установочньм входом устройства, а выход — c установочным входом первого триггера, вход обращения которого соединен с первым входом обращения устройства, а выход — с пер« вым входом второго триггера, второй зход которого подключен к выходу элемента НЕ, прямой выход — к второму входу, первого элемента И, первому вхоц ду второго элемента И, второй вход которого соединен с вторым входом обращений устройства, выход второго элемента ИЛИ блока разрешения доступа соединен с информационным выходом устройства, а первый и второй входы— с выходами третьего и четвертого элементов И, второй вход второго элемента И и первый вход третьего элемента

И подключены к прямому выходу второго триггера блока управления, первый вход четвертого элемента И подключен к инверсному выходу второго триггера блока управления, а вторые входы т тьего и четвертого элементов И под-25 ключены к первому и второму информационным входам устройства соответст-. венно.

Сокращение времени связи обеспечивается преобладающим подключением через схему доступа одного из вычислительных устройств . Так, например, если одним из этих устройств является канал обмена, а вторым — процессор

ЦВМ, то преимущественно подключен процессор. Сигналы обращения к памяти при этом формируются по синхроимпульсам, поступакщим от формирователя процессора. Если обращение со сто роны канала обмена отсутствует, то сигнал обращения и информация процес- Щ сора поступают на блок памяти с минимальной задержкой. Если приходит сигнал обращения от канала обмена, то после его привязки к синхроимпульсам формирователя по сигналу блока управ" 4 ления схема доступа устанавливает связь канала обмена с блоком памяти на один такт. При поступлении в этот момент обращения процессора блок управления воздействует на формирователь, который приостанавливает выработку синхроимпульсов для процессора на один такт. Триггер обеспечивает привязку сигнала на остановку формирователя к высокой частоте, что исключает неправильную работу формирователя.

Блок управления содержит первый и второй триггеры, обеспечивакщие привязку сигнала обращения первого вы- Q) числительного устройства к стробирующим импульсам. Второй триггер (D-типа) формирует сигналы управления, поступающие на схему доступа M в первое вычислительное устройство. Инвертор Я блока управления обеспечивает обратную полярность стробирующих сигналов.

Первая схема И и схема ИЛИ обеспечивают сброс первого триггера после фиксации сигнала. обращения вторым триггером. Вторая схема И обеспечивает выработку управляющего сигнала, приостанавливающего формирователь при совпадении сигнала с D-триггера, разрешающего доступ первого устройства, с сигналом обращения второго устройства. Установка блока управления в исходное состояние производится сиг налом Установка в О, подаваемого на второй вход схемы ИЛИ.

Схема доступа является, по сути дела, схемой коммутации, обеспечивающей по сигналам блока управления прохождение сигналов обращения первого или Второго устройств. Сигналы обращения стробируются синхроимпульсами формирователя. Коммутацию сигналов обращения обеспечивают первая и вторая схемы И и первая схема ИЛИ. Коммутацию информации обеспечивают третья и четвертая схемы И и вторая схема ИЛИ.

На фиг. 1 приведена схема устройства для установления связи; на фиг.

2 — схема блока управления; на фиг.

3 — схема блока разрешения доступа; на фиг. 4 — временная диаграмма работы устройства.

Устройство содержит блок 1 управления, триггер 2, формирователь 3 стробирующих импульсов, блок 4 разрешения доступа. Первый и второй входы обращения блока управления являются соответствующими входами устройства, При этом второй вход обращения блока объединен с входом обращения блока разрешения доступа. Первый выход блока управления является разрешакщим выходом устройства для первого блока обработки. Вход триггера 2 является входом синхронизации устройства. Выход триггера подключен к второму входу формирователя, выход которого подключен к стробирующему входу блока 1 и стробирующему входу блока 4. Выходы формирователя 3, поступающие на второй блок обработки, на схеме не показаны. По этим связям подаются стробирующие синхроимпульсы, обеспечивающие переработку данных вторым блоком обработки.

У блока доступа к информационным первому и второму входам подключены входы устройства. Выходы блока 4 являются соответствующими выходами устройства, поступакщими на общий блок памяти.

Блок управления (на фиг. 2) содержит первый 5,и второй б элементы И, первый 7 и второй 8 триггеры, инвертор 9 и элемент ИЛИ 10. Стробирукщий вход блока является входом инвертора, 993235

;выход которого подключен к второму сигналов на первом входе обращения входу второго триггера и первому вхо- (. O6p. ду первого элемента И 5, второй вход то они проходят без задержки. При которого объединен с первьм входом этом второй блок обработки имеет досэлемента И 6 и подключен к прямому туп к блоку памяти в каждом цикле.

° ° Ф! выходу триггера 8. Этот выход являет- Выход элемента 6 (сигнал Ост.2 ) ся первым выходом блока управления. имеет нулевое значение и не влияет

Инверсный выход триггера 8 является на работу формирователя, 3, вырабатывторым выходом блока, а первый вход вающего серию синхроимпульсов для этого триггера подключен к первому второго блока обработки. Время задертриггеру, его выходу. Первый вход 10 жки сигнала обращения Обр. 2 опретриггера 7 является первым входом об- . деляется временами задержки одного ращения блока 1 и устройства в целом, элемента И и одного элемента ИЛИ. второй вход этого триггера подключен В том случа, когда к памяти обрак шинам питания, а установочный вход — щается первый блок обработки, сигнал к выходу элемента ИЛИ. Первый вход !5 Обр.l, поступающий асинхронно на элемента ИЛИ 10 подключен к выходу блок управления, записывается на тригпервого элемента И 5, а второй вход гер 7 и по спаду стробирукщего импульэлемента ИЛИ является установочным са, как это видно на временной диагравходом Уст. 0 . Стробирующий вход мме фиг. 4, переписывается в триггер и второй вход обращения блока управ- 20 8. B следуяцем, после .окончания сиг-,пения являются соответственно входом нала Обр.2, такте на прямом выхоинвертора и вторым входом второго эле- де триггера 8 появляется единичный мента И, выход которого является тре- сигнал, устанавливакиаий через элемен" ты 5 и 10 триггер 7 в нулевое состояВлок разрешения доступа, функцио- 25 ние, а также РазРешающий ФоРмиРование нальная схема которого при е отсрого приведена на сигнала обращения через элементы И .12 и ИЛИ 15 и прохождение информации

Фиг., содеРжит пеРвый ° втоРой лементы И 13 и ИЛИ 16 первого

12, третий 13 и .четвертый 14 элементы И, пеРвый 15 и втоРой 16 элементы обсл живание по сигналу ОбрИЛИ. Первый вход элемента 11 объединен с первьм входом элемента 12 и является стробирукицим входом блока. Если во время обслуживания сигнаВыходы элементов 11 и 12 подключены ла Обр. 1 появляется сигнал Обр. к входам первого элемента ИЛИ 15, вы- 2, то второй блок обработки данных ход которого .является выходом обраще- 35 в связи с прекращением выработки для ния блока. Первый вход элемента 13 него формирователем синхроимпульсов объединен с вторым входом элемента переходит в режим ожидайия окончания

12 и является первым входом блока раз- обслуживания сигнала Обр.1 по решения доступа. Первый вход элемен- сигналу Ост.2, форМируемому элета 14 является вторым входом блока. 40 ментом И 6 и поступающему на формироВыходы элементов 13 и 14 подключены ватель. По спаду стробирующего сигк входам элемента ИЛИ 16, выход кото- нала триггер 8 сбрасывается, что вырого, второй вход .элемента 13 и вто- зывает снятие сигнала останова формирой вход элемента 14 являются соответ- рователя на выходе элемента 6 и пественно информационньм выходом, пер- 45 реключение блока разрешения доступа вым и вторым информационными .входами на связь со вторым блоком обработки. блока. Второй вход элемента 11 явля- При поступлении очередного строба ется входом обращения блока. осуществляется обслуживание приостаУстройство работает следующим об- новленного сигнала Обр.2, Спад сигнала на прямом выходе триггера 8

В исходном состоянии по сигналу, сигнализирует также первому блоку odпоступающему на установочный вход бло- работки о завершении его обслуживака управления (элемент ИЛИ 10),- триг- ния. геры 7 и 8 переходят в состояние, при Предлагаемое техническое решение котором по сигналам с первбго и вто- обеспечивает работу одного из блоков рого выходов блока, управления блок 4 обработки с общим блоком при отсутст55 разрешения доступа настраивается на вии конфликтов с минимальной задержпропуск к блоку памяти сигналов и ин- кой, что осебенно важно, когда частоформации блока обработки, подключен- та обращений этого устройства преобного к второму входу обращения (Обр. ладает над частотой обращений друго2 ) . T иггер 7 блока управления об- 60 го. В предлагаемом варианте задержка

P нуляется и на выходах D-триггера появ- минимальна для второго устройства и ляются сигналы, разрешающие прохожде- ее величина опредеЛяется быстродейстние сигнала обращения и информации вием одного элемента И и одного эле.через элементы И 11 и 14 cooTBeTствен- -мента ИЛИ. При использовании .сущестно. Если при этом в устройстве нет 65 вующей элементной базы это время сос993235 тавляет 10-20 нс. Время задержки обслуживания первого блока обработки по сигналу Обр,2 определяется оуммой времен временем срабатывания триггера 7, временем от включения триггера

7 до спада стробирующего импульса и временем срабатывания триггера 8. Минимальное время ожидания обслуживания сигналов Обр.1, при условии совпадения момента включения триггера 7 и спада стробирующего импульса, состав- 1О ляет 100-120 нс, максимальное время определяется, в основном, частотой стробирующих импульсов.При совпадении обращений двух блоков обработки рабо- та второго приостанавливается на один 15 период следования синхроимпульсов. В известных устройствах задержки по обоим входам одинаковы и соответствуют задержке первого, более медленного, входа устройства. 20

Таким образом, предлагаемое решение обеспечивает обслуживание по одному из входов практически без потерь времени, что особенно важно для вычислительных систем, у которых адин из блоков обработки, например, вычислительный процессор, имеет частоту обращений к памяти существенно выше, чем второй, например, канал обмена с периферийными устройствами. 30

Формула изобретения

Устройство для сопряжения блоков обработки данных, содержащее формирователь стробирующих импульсов, блок управления, включающий элементы И, триггеры, элемент ИЛИ, и элемент НЕ, причем вход элемента ЙЕ подключен к выходу формирователя стробирующих импульсов, о т л и ч а ю щ е е с я тем, что, с целью повышения пропускной способности, оно содержит блок разрешения доступа и триггер, первый 45 вход которого падключ н к входу синхронизации устройства и к первому входу формирователя стробирующих импульсов, второй вход которого соединен с выходом триггера, причем блок разрешения доступа содержит два элемента

ИЛИ и четыре элемента И, первый вход первого и второго элементов И подключены к выходу формирователя стробирующих импульсов, а выходы — к входу . первого элемента ИЛИ, выход которого является выходом обращения устройства, выход элемента НЕ подключен к первому входу первого элемента И блока управления, выход которого подключен к первому входу элемента ИЛИ, второй вход которого соединен с установочным входом устройства, а выход — с установочным входом первого триггера, вход обращения которого соединен с первым входом обращения устройства, а выход — с первым входом второго триггера, второй вход которого подключен к выходу элемента НЕ, прямой выход — к второму входу первого элемента И и первому входу второго элемента И, второй .вход которого соединен с вторым входом обращений устройства, выход второго элемента ИЛИ блока разрешения доступа соединен с информационным выходом устройства, а первый и второй входы — с выходами третьего и четвертого элементов И, второй вход второго элемента И и первый вход третьего элемента И подключены к прямому выходу второго триггера блока управления, первый вход четвертого элемента И подключен к,инверсному выходу второго триггера блока управления, а вторые входы третьего и четвертого элементов И подключены к первому и второму информационным входам устройства соответственно.

Источники информации, принятые во внимание при экспертизе

1. Патент США Р 4153934, кл. G 06 F 9/ 18, .опублик. 1979.

2. Авторское свидетельство СССР по заявке У 2671637/18-24, кл. G 06 F 13/04, 1978 {прототип} .

993235

Ярй

Тр. Ъ

Фма4

Составитель С. Громова

Техред М.Коштура Корректор Г. Решетник

Редактор С. Юско

Заказ 477/64

Тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытый

113035, москва, Ж-35, Раушская наб., д. 4/5

Филиал ППЛ Патент, r. Ужгород, ул. Проектная, 4