Устройство адресации оперативной памяти

 

О ll И С А Н И Е (999054

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22)Заявлено 06.07.81 (21) 3314473/18-24 (51)М. Кл.

G 06 Р 9/36 с присоединением заявки М

Гесудврстееииый кенитет (23) Приоритет

СССР

Опубликовано 23.02.83. Бюллетень № 7

sa леван изобретеиий и вткрьпий (53) УДК681.325 (088.8) Дата опубликования описания 25.02.83

А. Б. Станнсловайтене, Т. Р. Яфетас, Ф.. ЛутттЫ4фФ . Кирва тнс н Б.-П. Б. Беляу ::Р.. т-8 (72) Авторы

- изобретения

i

Специальное конструкторское бюро вычислитель (71) Заявитель (54) УСТРОЙСТВО АДРЕСА1(ИИ ОПЕРАТИВНОЙ ПАМЯТИ

Изобретение относится к вычислительной технике н может быть использовано прн проектировании ЭВМ с оперативными памятями, объем которых больше, чем область адресацнн операндов в системе

5 команд.

Известна система расширения объема памяти, содержащая два блока памяти, схему возбуждения, входы которой под управлением схемы управления циклами черм логику определения активизируют один блок оперативной памяти по содер жнмому регистра адреса. Длина адресной константы соответствует объему одного блока памяти (1 J. т5

Недостаток этой системы состоит в том, что схема возбуждения н схема уп равлення циклами требуют большнх аппа ратурных затрат. Сложна также организацня актнвизацнн блока памяти. го

Наиболее близким к изобретению валяется устройство для формирования ад

pecos, содержащее дешифратор, группы элементов И, сдвигающий регистр, группу индексных регистров, сумматор адре са, элемент И i2 $.

Недостатком устройства является то, что оно не позволяет использовать оператнвную память с объемом, превышающим количество констант.

Целью изобретения является расшнре- нне функцнональных возможностей за счет обеспечения возможности адресации one ратнвной памяти, своим объемом превышающей колнчество располагаемых адрес ных констант.Зта цель дцстнгается тем, что в устройство адресации оператнвной памяти, содержащее первый дешифратор и К групп элементов И (К - число групп блоков оперативной памяти), причем q -й (i

=1...К) выход первого дешнфратора соединен с первыми входами элементов И

1 -й группы, введены два дешифратора, регистр, К блоков управления, каждый из которых содержит четыре элемента И, причем каждый i-й разрядный выход регнстра соединен с 1 -ым входом первого

ОМОВ

3 дешифратора и первым входом первого элемента И 1-го блока ущюавления, вы ход второго дешифратора соединен с первыми входами второго и третьего элемен- тов И каждого блока управления, вторые входы которых соединены с группой управляющих входов устройства, первый вход четвертого элемента И и выход первого элемента И блока управления соединены с группой входов выходов данных 16 устройства, рыход четвертого элемента

И i -.го блока управления соединен с

1 -ым входом регистра, группа входов второго дешифратора соединена с группой адресных входов устройства, старшие 1 разряды группы адресных входов устройства соединены с группой входов третьего дешифратора, i -й выход (i =1... Р, где E - число элементов И в группе) которого соединен с вторыми входами що

1 -ых элементов И каждой группы, выходы которых являются выходами устройства, выход второго элемента И i -го блока управления соединен с вторым входом первого элемента И i -го блока управ- д ления, выход третьего элемента И i-го блока управления соединен с вторым входом четвертого элемента И j -ro блока управления.

На фиг. 1 представлена блок-схема устройства адресации оперативной памяти, в котором адресные константы в объеме одного модуля отведены для адресации регистров внешних устройств; на фиг. 2.то же, в котороу при помощи разрядов

35 адресуется 2 модулей оперативной памяти (К - количество разрядов регист-ра, входящего в блок выборки устройства).

Устройство (фиг. 1) содержит адреоные входы 1 группы, управляющие входт

2 группы, входы«выходы 3 данных группы, дешифратор 4, блок 5 выборки, we мент И 6, блоки 7 памяти группы, блок

8 памяти регистров внешних устройств, элемент И 9, Блок 5 выборки содержит триггер 10, дешифратор 11, блок 12 управления содержит элементы И 13-16. .Устройство (фиг. 2) содержит управляющие входы 17 группы, входы-выходы

18 данных группы, дешифратор 19, блок

20 выборки, элементы И 21 группы, блоки 22 памяти грутшы, адресные входы

23 группы.

Блок 20 выборки содержит первый дешифратор 24, регистр 25, второй дешифратор 26, блоки 27 управления. Блок

27 управления содержит элементы И 28.31.

Устройство работает следующим образом.

Триггер 10 имеет определенный адрес из области адресов памяти регистров внешних устройств 8. Этот адрес дешифрируется дешифратором 11,на первые входы элементов И 16 и 13 подаются единичные сигналы. Если на входе управления 2 был сигнал "Запись, откры вается элемент И 16. На второй вход элемента И 14 подается "1, и по содержимому определенного разряда входа 3 данных триггер 10 устанавливается в нулевое ипн единичное состояние. Если на управляющем входе 2 был сигнал

Считывание, открывается элемент И 13.

На второй вход элемента И 15 подается 1 и в зависимости от состояния триггера 10 на вход данных 3 поступает информация о состоянии триггера 10.

Так как триггер 10 имеет определенный адрес, это позволяет рассматривать триггер как активную ячейку оперативной памяти, и обращаться к нему с помощью адресных инструкций, т.е. программным путем.

Допустим, что триггер 10 блока 5 выборки находится в состоянии 0 . Если адресная константа на входе 1 адреса из области адресов блоков 71 — 7, дешифратор 4 по двум старшим битам атой константы формирует единицу на одном из лервых трех выходов соответственно.

Если единица была сформирована на первом выходе дешифратора 4, при наличии 1 на управляющем входе элемента И 6 выбирается блок 7 . Выборка блоков 7 2 или 7> происходит по единичному сигналу второго или третьего выходов дешифратора 4. Если адресная константа на входе адреса 1 из области адресов блока 7 1 дешифратор 4 выдает единицу на четвертом выходе и происходит выборка блока памяти регистров внешних устройств 8.

Выборка блока 7 возможна лишь при единичном состоянии триггера 10, входящего в блок 5 выборки. При включенном триггере 10 первый выход блока 5 выборки находится в нулевом состоянии, а второй - в единичном состоянии. Таким образом, отсутствие управляющего сиг нала на первом входе элемента И 6 запрещает выборку блока 7т. Единичный второй выход блока 5 выборки и первый выход дешифратора 4 в состоянии "1 через элемент И 9 выбирают блок 7 .

Выбранный блок является открытым для адресации его ячеек при помощи млад5 .. 9990 шнх разрядов адресной константы, поступающей ио входу 1 на другой вход блока.

На фнг. 2 представленная схема устройства адресацнн оператнвной памяти отличается от устройства, показанного . 5 на. фнг. 1 тем, что вместо триггера 10 щйеется. регистр и дешифратор 26 длявыявления состояний этого регистра. Блок

27 управления в соответствии с адресной инструкцией, поступающей по входу

23, и содержимому определенных разрядов входа-выхода 18 нод управлением сигналов на входе 17 определяет состоя=. ние трнггеров регистра 25 и в соотве1 ствин с атим на одном вз выходов дешифратора 26 появляется 1 . Она открывает соответствующие алементы И 21 группы, обеспечивая выборку одного из блока 22 памяти дешифратором 19, состояние которого определяется старшимн разрядамн адресной константы на входе

2@k 9

Описанное устройство позволяет нопользованне оперативной памяти с обьемом, превышающюл число располагаемых, 3$ адресных констант. Максимальное раоширение памяти определяется количеством разрядов регистра блока 5 выборки. При помощи К разрядов оперативная память может быть расширена 2" раз.. За

Изобретение позволяет использовать оперативную память с объемом, достаточным для размещения всех программ со своьын данными, и поатому процессор имеет дело только с быстродействующей

5 оперативной памятью.

Вариант реализации изобретения, в котором блок выборки содержит тольхо один триггер, позволяет прн сравннтещ но незначнтельшах затратах аппаратуры использовать ту часть оперативной памяти, которая вводится принудительно в связи с выпускам блоков памяти определенного обьема, который не является кратным проектному объему оперативной памяти. При этом не только становится эффективной эта часть памяти, но и осво бождается определенное количество адресных констант для обращения к внешним устройствам, что дает возможность ннформашпо для управления внешними ус ройствами обрабатывать также, как и об ! рабатываются данные.

84 4

Формула изобретенnn

Устройство адресации опера тивной па мяти, содержащее первый дешифратор и

К групп алементов И (К - число rpymr блоков оперативной памяти), причем 1-й" («1...К) выход первого дешифратора соединен с нервыми входами элементов

И - « -й группы,о т л и ч а ю m е .е— с я тем что, с целью расищрения фуш циональных воэможностей за счет обеспечения воэможности адресации опвратив ной памяти, сводны обьвмом првшяпыиа щей количество рвсполагаемых адреснык констант, в него введены два юшифратора, регистр, К блоков унравлення, каждый нз которых содержит четыре вломввта И, причем каждый 1-й разрядный выход регистра соединен с «-и входом первого дешифратора и первым входом первого элемента И «-го блока управле ння, выход второго дешифратора соединен с пераымн вжФдами второго и третьего элементов И каждого блока управлення, вторые входы которых соединены с группой управляющях входов устройства, nsрвый вход четвертого элемента.И и выход первого элемента И блоха управления соединены с группой входов-выходов данных устройства, выход четвертого алемента И q-ч.о блока управлення соединен с « -ым входом регистра, группа входов второго дешнфратора соедннена с: группой адресных шодов устройства, старшие разряды группы адресных входов устройства соединены с группой входов третьего дешифратора, j и шаход («1... с, где с - число элементов И в группе) которого соединен с вторыми входами « -ых элементов И каждой группы, выходы которых являются выходами устройства, выход второго элемента И

i -го блока управления совдннен с вторым входом первого элемента И « -го блока управления, а выход третьего элемента

И i o блока унравнвння - с вторым входом четвертого элемента И « -ro блока управлення.

Источникн ннформацин, принятые во внаманив при экспертнзе

1. Патент США % 33953,92, кл. 340-172Л, 1968.

2. Авторское свинвтельство СССР

% 446880, кл. G 06 F 9/36, 1972 (нрототнп).

999054

Составитель Г. ПЬ номарева

Редактор Т. Киселева Техред E.Харнтончик Корректор E. Рошко

Закаэ 1157/72 Тираж 704 Подли снов

ВНИИПИ Государственного комитета СОСР по делам иэобретений и о ицытий

113035, Москва, Ж35, Рау)пская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная; 4