Изобретение относится к вычислительной технике и может использоваться в устройствах, предназначенных для автоматизации экспериментов, в частности в таких случаях когда объект исследования. описывается некоторой системой уравнений и решается задача определения внешних воздействий, которым подвергается объект исследования.

Известно устройство для суммирования, содержащее комбинационный и-разрядный сумматор и для обеспечения обратимости элемента НЕ, 2п сумматоров по модулю два, т ° е, по два сумматора в каждом разряде, первые входы которых подключены к первой входной шине слагаемых и к выходу элемента НЕ своего разряда, выходы комбинационного п-разрядного сумматора соединены поразрядно с третьими входами полусумматоров и с входами элемента НЕ 113.

Недостатком этого устройства является низкая устойчивость работы, обусловленная в первую очередь циклическим переносом из старшего разряда в младший, а также наличием замкнутых контуров в каждом разряде, организованных из последовательно

Ю.оединенных инверторов, необратимого сумматора и сумматора по модулю, кроме того сложность Функционирова5 ния из-за йеобходимости задания..унФормвции в истинных значениях и ее отрицаниях, а также представления. положительных чисел в прямом коде, а отрицательных вЂ” в обратчом.

Наиболее близким к изобретению является устройство, содержащее в каждом i ì разряде (i 1, ..., n) одноразрядный двоичный сумматор, четыре сумматора по модулю два, три элемента задержки и два элемента i452), Недостатком сумматора является относительно высокая сложность, обусловленная применением в каждом разряде одноразрядного сумматора, а также относительно невысокое быстродействие, определяемое последовательной организацией переноса между разрядами.

Целью изобретения является упрощение обратимого и-разрядного сумматора и увеличение его быстродействия..

25 Поставленная цель достигается тем,.что обратимый п-разрядный, сумматор, содержащий в каждом i-м разряде (i 1, ..., n) четыре сумматора по модулю два, три элемента за30 держки и два элемента i ., причем пер- .

1003075 вые входы первого и второго сумматоров по модулю два соединены с выходами. первого и второго элементов задержки и шинами данного разряда первого и второго слагаемых обратимого и-разрядного сумматора соответствен- 5 но, входы первого и второго элементов задержки соединены с выходами третьего и четвертого сумматоров по модулю два и первыми входами первого и второго элементов И, вторые входы 10 первого и второго элементов И подключены к выходам второгб и первого сум- маторов по модулю два и к первым входам четвертого и третьего сумматоров по модулю два, вторые входы третьего 15 и четвертого сумматоров по модулю два . соединены с шиной суммы данного разряда обратимого и-разрядного сумматора и выходом третьего элемента задержки, каждый 1-й разряд обратимого и-разрядного сумматора содержит пятый, сумматор по модулю два, третий и четвертый элементы И и элемент ИЛИ, причем первые входы третьего и четвертого элементов И и вторые входы первого и второго сумматоров по модулю два соединены с выходом элемента ИЛИ (1-1)-го разряда обратимогО и-разряд " ного сумматора, вторые входы третьего и четвертого элементов И подключены соответственно к шинам данного разряда первого и второго слагаемых обратимого и-разрядного сумматора, вход третьего элемента задержки соединен (с выходом пятого сумматора по модулю два, входы которого подклю. 3> ены к выходу первого сумматора по модулю два и ине данного разряда второго слагаемого обратимого и-разрядного сумматора соответственно, выходы первого, второго, третьего 40 и четвертого элементов Й соединены с входами элемента ИЛИ.

На чертеже представлена схема обратимого и-разрядного сумматора для случая, когца информация пред ставлена и 3 двоичными разрядами.

Обратимый и-разрядный сумматор в каждом 1-м разряде содержит пять сумматоров 1-5 по модулю два, четыре элемента И 6-9, элемент ИЛИ 10, три элемента задержки 11-13, шину первого слагаемого 1 4„, шину второго слагаемого 15(и:шину сумм 16-, входы сумматоров 1 и 2 по модулю два каждоro i-го разряда обратимого и-разрядного сумматора подключены к выходам элементов задержки 11 и 12 и входным шинам первого 14 и второго

15 слагаемых,.соответственно, выходы сумматоров 3 и по модулю два подклю чены к входам первого и второго эле- 60

MeH zoB задержки 11 и 12 и к входам пеРвого и второго элементов б и 7, вторые входы которых подключены к выходам сумматоров 2 и,1 по модулю два и первым входам сумматоров 3 и 4 я по модулю, два, вторые входы которых соединены с шиной суьеы 16 и с выходом элемента задержки 13. Выход элемента ИЛИ 10 каждого i-ro разряда обратимого и-разрядного сумматора подключен к входам сумматоров 1 и 2 по модулю два и элементов И 8 и 9 (1+1)-го разряда (i < n). Входы элементов И 8 и 9. 1-го разряда обратимого и-разрядного сумматора подключены соответственно к шинам первого .14 и второго 15 слагаемых, а выход сумматора 5 по модулю два подключен к входу элемента задержки 13..Первый вход сумматора 5 по модулю два i-го разряда обратимого и-разрядного сум-. матора соединен с выходом сумматора

1 по модулю два, второй вход - с шиной второго слагаемого 14, а входы элемента ИЛИ 10 подключены. к выходам элементов И 6-9.

Работу обратимого и-разрядного сумматора поясним на примере опредеч аб ления суммы K а+ ь.первой а

V и второй Ь S-а разности чисел S, а, Ь, представленных в разрядной форме: г и 2- 1 ч и З.

S tS ... S SJ, 5a ... a)

Ь - (Ь ... b bj

При этом в обратном и-разрядном сум маторе сумма реализуется на сумматорах 1 и 5 по модулю два, а эффект обратимости организуется с помощью применения в каждом разряде сумматоров 1-4 по модулю два, элементов

4-9, элемента ИЛИ 10 и трех элементов задержки 11-13. При подаче значений .h и Ь на шину первого слагаемого

14; и шину второго слагаемого 15; обратимого и-разрядного сумматора и после окончания переходного процесса на выходе сумматора 5.по модулю

1 два образуется значение 5 искомого вектора 3, при этом значение каждого ,i-ãî разряда S которого подается через элемент задержки 13 на входы сумматора 3 и 4 по модулю два, на выходах которых образуются значения соответствующих разрядов а,Ь векторов а и Ь.

При подаче вычитаемого 5 на шину сумм 16. и вычитателя а - на шину

1 первого слагаемого 14, после окончания переходного процесса на выходе сумматора 4 по модулю два каждого

i«го разряда обратимого и-разрядного сумматора Образуется значение Ь век- 1 тора 5, которое через элемент задержки 13 подается на вторые входы сумматоров 2 и 5 по модулю два. При этом на выходе сумматоров 5 и 3 по модулю два образуются соответствен-, но значения S и а векторов 6 и а.

При подаче вычитаемого S и вычитателя Ь на шину сумм 16; и соответст.. венно шину второго слагаемого 15, 1003075 после окончания гереходного процесса на выходе сумматора 3 по модулю два каждого i-го разряда обратимого и-разрядного сумматора образуется значение а вектора М, которое через элемент задержки 11 подается на вход сумматора 1 по модулю*два 2. Чри этом на выходах сумматоров 5 и 4 по модулю два образуются соответственно

В.

v.. значения S u b векторов 5 и b.

Эффект обратимости в обратимом и-разрядном сумматоре достигается путем моделирования в каждом разряде устройства системы логических уравнений (5 О+b.;1 -=-1, ° . °,пе где Q+ - знак, обозначающий операцию сложения по модулю два, р вЂ” значение переноса из (1- 1)-го в i é разряд.

Использование в каждом 1-ом разряде обратимого и-разрядного сумматора новых элементов вЂ” двух элементов И, сумматора по модулю два и элемента

ИЛИ, а также введение новых связей между ними выгодно отличает данный сумматор от известного устройства, так как уменьшается количество необходимого электронного оборудования, Например, для построения t-го разряда известного устройства необходимо четыре сумматора по модулю два и одинЗ полный однородный двоичный сумматор, что эквивалентно двум сумматорам сложения по модур два (в. соответствии с выражением В Ь Щ Ъ ® d) - всего шесть сумматоров по модулю два. Дпя 4g построения i-ro разряда данного обратимого и-разрядного сумматора необходимо пять сумматоров по модулю два. Для органиэации переноса в известном необходимо один элемент ИЛИ, 45 пять элементов И (так как в необрати. мом сумматоре перенос образуется по выражению "p hbь v 3q v Ър) и три шины переноса. В предлагаемом обрати- мом сумматоре для организации переноса необходимо один элемент ИЛИ, четыре элемента И и одна шина переноса.

Таким образом, для построения i-ro разряда предлагаемого обратимого сум матора,необходимо на один сумматор по модулю два, один элемент И и две шины переноса меньше.

Кроме того, увеличивается быстродействие сумматора благодаря организации сквозного переноса с помощью 60 разряда обратимого двух элементов И . и элемента ИЛИ каждого i-ro разряда. обратимого и-разрядного сумматора.

Формула изобретения

Обратимый и-разрядный. сумматор, содержащий в каждом i-м разряде (i 1... °, n) четыре сумматора по модулю два, три элемента задержки и два элемента И, причем первые входы первого и второго сумматоров по модулю два соединены с выходами первого и второго элементов задержки и шинами данного разряда первого и второго слагаемых обратимого и-разрядного сумматора соответственно, входы первого и второго элементов задержки соединены с выходами третьего и четвертого сумматоров по модулю два и первыми входами первого и вто- . рого элементов И соответственно, вторые входы первого и второго элементов И подключены к выходам второго и первого сумматоров по модулю два и к первым входам четвертого и третьего сумматоров по модулю два соответственно, вторые входы третьего и четвертого сумматоров по мо-! дулю два соединены с шиной суммы данного разряда обратимого и-разрядного сумматора н выходом третьего элемента задержки, о т л и ч а юшийся тем, что, с целью упрощения и повышения быстродействия -сумматора, каждый i-й разряд обратимого .п-разрядного сумматора содержит пятый сумматор по модулю два, третий и четвертый элементы И и элемент ИЛИ, причем первые входы третьего и четвертого элементов И и вторЫе входы первого и второго сумматоров по модулю два соединены с выходом элемента ИЛИ i-1-rо разряда обратимого и-разрядного сумматора, вторые входы третьего и .четвертого элементов И подключены соответственно к шинам данного разряда первого и второго слагаемых обратимого и--разрядного сумматора, вход третьего элемента задержки соединен с выходом пятого сумматора по модулю два, вхрды которого подключены к выходу первого сумматора по модулю два и шине данного разряда второго слагаемого обратимого п-.разрядного сумматора соот ветственно, выходы первого, второго, третьего и четвертого элементов И соединены с входами элемента

ИЛИ, Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 514293, клъ G 06 F 2/50, 1977..

2, Авторское свидетельство СССР но заявке Ф 2792635/?8-24, кл. G 06 F 7/50. 1979 (прототип).

1003075

Составитель В. Михайличенко

Редактор Р. Цицика Техред М.Тепер Корректор О. Билак с.

Подписное

Заказ 1554/32 Тираж 704

ВНИИПИ Государственного комитета СССР

vo делам изобретений и открытий

113035, Москва, F-35, Рауыская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 дл °

9Ъ

МЬ

ФУ

МУ

Похожие патенты:

Двоичный сумматор // 1001088

Устройство для суммирования двоично-десятичных чисел // 1001087

Устройство для изменения @ -разрядного двоичного числа на единицу // 995089

Сумматор-вычитатель // 993254

Комбинационный сумматор // 993253

Устройство для сложения // 991415

Одноразрядный комбинационный сумматор // 981995

Устройство для сложения // 968809

Устройство для формирования сигнала переноса параллельного сумматора на приборе с зарядовой связью // 962924

Устройство для сложения и вычитания чисел с плавающей запятой // 959070

Способ сложения-вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2109325

Изобретение относится к автоматике и вычислительной технике и может быть использовано в дискретных автоматах для сложения - вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Сумматор кодов "1 из n" // 2129730

Изобретение относится к цифровой связи, автоматике и вычислительной технике и может быть использовано при реализации параллельных выделителей канальных цифровых сигналов, устройств сигнализации и устройств для подсчета количества единиц в двоичной комбинации

Нейропроцессор, устройство для вычисления функций насыщения, вычислительное устройство и сумматор // 2131145

Вычислительное устройство // 2132083

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении универсальных и специализированных управляющих устройств, а также вычислительных устройств

Способ полного сложения - вычитания чисел, кодируемых сигналами, и устройство для его осуществления // 2132566

Изобретение относится к области автоматики и вычислительной техники и может быть использовано в дискретных автоматах для сложения-вычитания чисел, кодируемых трехуровневыми сигналами по ортогональным составляющим функций Попова

Способ суммирования чисел // 2145113

Изобретение относится к вычислительной технике, в частности к способам суммирования чисел, и может быть использовано при построении арифметических устройств ЭВМ для повышения их быстродействия

Схема ускоренного переноса (варианты) // 2149443

Изобретение относится к электронике и предназначено для использования в сумматорах чисел в двоичном представлении

Одноразрядный сумматор на моп транзисторах // 2152641

Изобретение относится к вычислительной технике и может быть использовано при проектировании вычислительных узлов в составе специализированных БИС на основе МОП транзисторов

Схема ускоренного переноса (варианты) // 2155371

Реконфигурируемый асинхронный сумматор-умножитель // 2159464

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах, в том числе для вычисления быстрого преобразования Фурье и сверток по методу Винограда