Устройство для умножения @ -разрядных чисел

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<1п10»03077 (22) Заявлено 07.09. 91 (21) 3334459/18-24 (61) Дополнительное к авт. свид-вуf$))+ Кл 3

G 06 F 7/52 с присоединением заявки Мс (23) ПриоритетГосударственный комитет

СССР ио делам изобретений и открытий (33) УДК 681 ° 325 . (088.8) Опубликовано 0703ЯЗ. Бюллетень М 9

Дата опубликования описания 07.03.83 т: « р.тюк ъ»» (72) Авторы изобретения

Л. Г. Лопато и A. А. Ыостак

1 „-„"=

1 и

Минский радиотехнический институт.(7! ) Заявитель (54) уСтрОЯСТВО ДЛЯ УМНОЖЕНИЯ и-РАЗРЯДНЫХ ЧИСЕЛ

Изобретение относится к области выяиолительной техники и может быть использовано прн разработке быстродействующих устройств умножения

: асинхронного типа.

Известно. устройство для умножения и-разрядных чисел, содержащее регистры множимого и множителя, матрицу элементов И, накапливающий сумматор, блоки элементов И и ИЛИ ) 1 .

Недостатком данного устройства является невозможность умножения чйсел, записанных в двоично-десятичном коде, и относительно низкое быстродействие. 15

Известно также устройство для умножения и-разрядных чисел, содержащее регистры множнмого и множителя, накапливающий сумматор и блок управления 12 ).

Недостатком данного устройства является его низкое быстродействие.

Наиболее близким к.предлагаемому является устройство для умножения п-разрядных чисел, содержащее и-раз-. 25 рядный регистр множимого, и-разрядный регистр множителя, накапливающий суьвитор, матрицу элементов И, группу элементов ИЛИ, группу элементов

И и комбинационный сумматор, причем Щ выходы регистра множимого соответст- венно соединены с первьми входами элементов И матрицы, вторые входы элементов И матрицы соответственно соединены с выходайн элементов И группы и с входами установки в ноль соответствующих разрядов регистра множителя, выходы элементов ИЛИ груп. пы соответственно соединены с разряд-. ными входами накапливающего суммато- ра, первые входы элементов И группы соединены с прямымн выходами соот-. ветствующих разрядов регистра множи теля, вторые входы элементов И группы соответственно соединены с выхо- . дами комбинационного сумматора, а третьи входы объединены и соединены с входом синхронизации накапливающего сумматора, с входом разрешения записи регистра множителя и с входом синхронизации устройства, инверс ные выходы регистра множителя соответственно соединены с входами ком бинационного сумматора, вход переноса которого является управляющим вхо. дом устройства P3g.

Недостатком известного устройства является отсутствие возможности .умно-; жения чисел, записанных в двоичнодесятичном коде.

1003077 цель изобретения — расширение фун-. кциональных возможностей за счет выполнения операции умножения чисел в двулично-десятичном коде, Поставленная цель достигается тем что s устройство для умножения и-разрядных чисел, содержащее и-разрядный регистр множимого, и--разрядный регистр множителя, накапливающий сумматор, матрицу элементов И, груп пу, элементов ИЛИ, гоуппу элементов.

И и комбинационный сумматор, причем выходы регистра множимого соответственно соединены с первыми входами элементов И матрицы, вторые входы элементов И матрицы соответственно 15 соединены с выходами элементов И группы и с входами установки в ноль соответствующих разрядов регистра множителя, выходы элементов ИЛИ груп пы соответственно соединены с разрядными входами накапливающего сумматора, первые входы элементов И группы соединены с прямыми выходами соответствующих разрядов регистра множителя, вторые входы элементов И группы соответственно соединены с выходами комбинационного сумматора, а третьи входы объединены и соединены с входом синхронизации накапливающего сумматора, с входом разреше1 ния з аписи регистра мчожителя. и с входом синхронизации устройства, инверсные выходы регистра множителя

-..опт стственно соединены с входами комбинационного сумматора, вход переноса которого является управляющим входом устройства, введен элемент И, причем выход переноса комбинационного сумматора соединен с первым входом элемента И, второй вход которого соединен с входом синхронизации 40 устройства, а выход соединен с входами сдвига регистра множителя и накапливающего сумматора и с выходом индикации окончания операции умножения устройства, зыходы четырех млад" 45 ших элементов И первой строки матрицам и четырех старших элементов И последней строки матрицы соединены с соответствующими разрядными входами накапливающего сумматора, а выходы остальных элементов И Матрицы соединены с соответствующими входами элементов ИЛИ группы, первый и второй управляющие входы накапливающего сумматора соединены со входами режимов работы и запрета суммирования устройства соответственно.

На чертеже изображена структурная схема устройства умножения и-разрядных чисел для n = 8.

Устройство содержит регистр 1 6О множимого, регистр 2 множителя, содержащий тетрады 2, 2, накапливающий сумматор 3, матрицу 4 элементов И 5, группу 6 элементов HJIH 7, группу 8 элементов И 9, комбинацион-.65 ный сумматор 10, элемент И 11, вход

12 синхронизации устройства, вход 13 режима работы устройства, вход 14 запрета суммирования .накапливающего сумматора 3, управляющий вход 15 устройства и выход 16 индикации окончания операции умножения устройства, причем выходы регистра 1 множимого соответственно соединены с первыми. входами элементов И 5 матрицы 4, вторые входи элементов И 5 матрицы 4 соответственно соединены с выходами элементов И 9 группы 8 и с входами установки в ноль соответствующих разрядов регистра 2 множителя, выходы четырех младших элементов И 5 первой строки матрицы 4 и четырех старших элементов И 5 последней стро. ки матрицы 4 соединены с соответсть вующими разрядными входами накапливающего сумматора 3, а выходы осталь ных элементов И 5 матрицы 4 соединены с соответствующими входами элементов ИЛИ 7 группы 6, выходы которых соответственно соединены с остальными входами накапливающего сумматора 3; первые входы элементов

И 9 группы 8 соединены с прямыми ! выходами соответствующих разрядов регистра 2 множителя, вторые входы элементов И 9 группы 8 соответственно соединены с выходами комбинационного сумматора 10, а третьи входы объединены и соединены с входом синхронизации накапливающего сумматора 3, с входом разрешения записи регистра 2 множителя и с входом 12 синхронизации устройства, инверсные выходы регистра 2 множителя соответственно соединены с входами комбинационного сумматора 10, вход переноса которого является управляющим входом 15 устройства, а выход переноса соединен с первым входом элемента

И 11, второй вход элемента И 11 соединен с входом 12 синхронизации устройства, а выход соединен с входами сдвига регистра- 2 множителя и накапливающего сумматора 3 и .с. вы- ходом 16 индикации.

Рассмотрим работу устройства на примере умножения двух десятичных чисел. Пусть множимое Х = 69 = 0110

1001 = Xg Xg Х6Х Х4Х Xg Х и множитель

Y =91= 10010001= Y8У Y Y Y Y>Y Y, тогда произведение Z Х-Y 6279.

В исходном состоянии в регистре 1 хранится двоично-десятичный код множимого Х, в регистре 2 - двоично-десятичный код множителя У, накапливающий сумматор 3 обнулен и на выходах комбинационного сумматора 10 сформирован результат С С С С. 010.

B предлагаемом устройстве используется десятично-двоичный способ умножения двоично-десятичных чисел, при

1003077 котором множитель обрабатывается как следующее десятично-двоичное число

У = (10) 2 + (ОО). 2 + (ОО) 2 +

+ (11) .2ч.

Умножение на каждую десятичную группу разрядов множителя сводится к десятичным сдвигам множимого, которые реализуются в устройство на матрице

4 элементов И 5, и к десятичному суммированию s накапливающем сумма- торе 3.. B предлагаемом устройстве ум-10 ножение начинается с десятичной группы разрядов мнох.ителя, имеющей наибольший вес 2 . Как только закончится умножение на старшую десятичную . группу разрядов множителя осущест- 15 вляется удвоение содержимого накапливающего сумматора 3, а также сдвиг на один двоичный разряд в направлении старйих разрядов в регистре 2 множителя. Последним подготавливает- 70 ся к обработке следующая десятичная группа разрядов множителя с двоич, ным весом 2 . Умножение заканчивается после обработки десятичной группы разрядов множителя с двоичным 25 весом 2 . После умножения на каждую десятичную группу разрядов множителя, кроме самой младшей, осуществляется удвоение содержимого накапливающего сумматора 3 и сдвиг информа- gp ции на один двоичный разряд в направ лении старших разрядов в регистре 2 множителя. Разрешение или запрещение удвоения содержимого накапливающего сумматора 3 производится путем З5 подачи соответствующего управляющего потенциала на вход 14 запрета суммирования.

Работа устройства начинается с 4О момента прихода первого синхроимпульса на вход 12 синхронизации устройства. По этому синхроимпульсу фор-. мируется управляющий сигнал на выходе элемента И 92 группы 8 элементов И (так как только C>Y@ 1), который 45 производит передачу соответствующим образом сдвинутого множимого с выходов элементов И 5 второй строки матрицы 4 через группу 6 элементов

ИЛИ 7 в накапливающий сумматор 3, 50 а также осуществляет установку восьмого разряда регистра 2 множителя в нуль с разрешения синхроимпульса, поступающего на его синхровход с входа 12 синхронизации устройства.

После окончания действия синхроимпульса на входе 12 синхронизации устройства одновременно с суммированием частичного произведения в накапливающем сумматоре 3 в комбина- 60 ционном сумматоре 10 формируется результат С = С8 С С 100. На этом первый такт работы устройства заканчивается, а в накапливающем суммато-

:ре З.формируется результат Е =, 0690, Во втором такте работы устройства с приходом второго синхроимпульса на вход 12 синхронизации устройства не производится передача множимого в накапливающий сумматор 3 (так как и С, и С равны нулю), а осуществляется удвоение содержимого накапливающего суьв атора 3 и сдвиг информации на один двоичный разряд в регистре 2 множителя в сторону его старших разрядов под действием управляющего сигнала, сформированного на выходе элемента И 11 (так как C1,„1).

Сдвиг информации в регистре 2 осуществляется с разрешения синхроимпульса, поступающего на в од сдвига с входа 12 синхронизации устройства, удвоение содержимого накапливающего сумматора 3 осуществляется при наличии не только синхроимпульса, но и,. разрешающего потенциала, поступающе—

ro с входа 14 запрета суммирования.

Управляющий сигнал, сформированный на выходе элемента И 11, поступает также на выход 16 индикации устройства, сообщая о том, что закончейо умножение на самую старшую десятичную группу разрядов множителя. После окончания действия второго синхроимпульса на входе 12 синхронизации устройства в комбинационном сумматоре 10 и в накапливающем сумматоре 3 будут сформированы следующие результаты .

С ** C b > С С = 100 и 1 = 1380 соответственно.

Третий и четвертый такты работы устройства полностью аналогичны второму такту. В каждом из этих тактов осуществляется удвоение содержимого накапливающего сумматора 3 и сдвиг информации в регистре 2 множителя на один двоичный разряд и направлении его старших- разрядов, а также на выход 16 индикации устройства поступают два сигнала, сообщающие о том, что произведено умножение еще на две десятичные группы разрядов множителя. В результате выпол-,нения этих двух тактов в комбинационном сумматоре и в накапливающем сумматоре 3 Формируются следующие результаты.

С С,„ С,. С„ 001 и 2 5520.

Здесь следует отметить, что после появления на выходе 16 индикации устройства третьего импульса, сообщающего о том, что завершилось умножение на третью. группу разрядов,множителя с двоичным весом 2", на накапливающйй сумматор 3 через вход 1А запрета суммирования должен поступить управляющий потенциал, запрещающий в далЬнейшем удвоение содержимого накапливающего сумматора 3 (этот управляющий потенциал может быть легко сформирован с помощью счетчика, 1003077 определяющего момент окончания операции умножения двух чисел).В пятом такте работы устройства с приходом пятого синхроимпульса на вход 12 синхронизации устройства

Формируется управлялций сигнал на выходе элемента И 9 .группы 8 элементов И 9 (так как только C„ Y 1), который производит передачу множимого в накапливающий сумматор 3 с выходов элементов И 5 первой строки . матрицы 4 через группу 6 элементов

HJIH 7, а также осуществляет установку четвертого равряда регистра 2 множителя в нуль с разрешения синхро10 импульса, поступающего на его синхро-15 вход с входа 12 синхронизации устрс йства. После окончания действия синхроимпульса на входе 12 синхронирации устройства одновременно с сум мированием в накапливающем .сумматоре 3 очередного частичного произведения в комбинационном сумматоре 10 формируется результат С Cgb > С С

010. На этом пятый такт работы устройства заканчивается, в накапли вакищем сумматоре 3 формируется резулы ат Z = 5589 .

При подаче на вход 12 синхронизации устройства шестого синхроимпульса формируется управляющий сигнал на выходе элемента И 9 группы 8 элементов И 9 (так как только С2 У ° 1), которьй производит передачу соответствующим образом сдвинутого множимого с выходов элементов И 5 второй строки матрицы 4 через группу 6 эле- ЗЪ ментов ИЛИ 7 в накапливающий сумматор 3, а также осуществляет установку восьмого разряда регистра 2 множителя в нуль с разрешения синхроимпульса, поступающего на синхровход 40 с входа 12 синхронизации устройства.

После окончания действия синхроимпульса на входе 12 синхронизации устройства одновременно с.суммированием очеред ого частичного произве- 45 дения в накапливающем сумматоре 3 в комбинационном сумматоре 10 Формируется результат С CSb0(С С 100.

На этом шестой такт работы устройства заканчивается, в накапливающем сум"1 50 маторе 3 формируется результат Z

6279, В седьмом такте работы устройства с приходом седьмого синхроимпульса на вход 12 синхронизации устройства на выходе элемента И 11 формируется сигнал, который поступает на выход

16 индикации устройства, сообщая о том, что завершено умножение на самую младшую десятичную группу раэря дов множителя с весом 2, тем самым указывая на окончание операции умножения двух чисел, Формирование в последнем такте сигнала на выходе элемента И 11 не приводит к удвоению содержимого накапливающего суммато- Я ра 3, так как. на его управляющем входе действует потенциал, запреща-. ющий удвоение информации.

Итак, появление на выходе 16 индикации устройства четырех импульсов указывает на завершение операции умножения. Сформированный,в сумматоре

3 результат Z = 6279 и является"окон. чательным произведением.

Умножение чисел в двоичном коде в предлагаемом устройстве осуществляется аналогично вышеописанному процессу умножения чисел в двоичиодесятичном коде. Отличия состоят только в том, что в накапливающем сумматоре производится двоичное суммирование (вместо десятичного в предыдущем случае), а удвоение содержимого сумматора фактически является обычным сдвигом его информации на один двоичный разряд в направлении старших разрядов.

Таким образом, умножение чисел в двоичном коде производится Фактически на той же аппаратуре, на которой выполняется умножение чисел в двоично-десятичном коде.

Формула изобретения

Устройство для умножения п-разряд-. ных чисел, содержащее п-разрядный регистр множимого, и-разрядный регистр множителя, накапливающий сумматор, матрицу элементов И, группу элемейтов RTfH, группу элементов И и комбинационный сумматор, причем выходы регистра множимого соответственно соединены с первыми входами элементов И матрицы, вторые входы элементов И матрицы соответственно соединены с выходами элементов И группы и с входами установки в ноль соответствующих разрядов регистра множителя, выходы элементов ИЛИ группы соответственно соединены с разрядными входами накапливающего сумматора, первые входы элементов И группы соединены с прямыми выходами соответствующих разрядов регистра множителя, вторые входы элементов

И группы соответственно соединены с выходами комбинационного сумматора, а третьи входы объединены и соединены с входом синхронизации накапливающего сумматора, с входом разрешения записи регистра множителя и с входом синхронизации устройства, инверсные выходы регистра множителя соответственно соединены с входами комбийационного сумматора, вход переноса которого является управляющим входом устройства,.о т л и ч а ю щ ее с я тем, что, с целью yactaapeHHR его функциональных возможностей за счет выполнения операции умножения чисел в двоично-десятичном коде, в него введен элемент И, причем вы», 1003077

10 иод переноса комбинационного сумматора соединен с первым входом элемента И, второй вход которого соеди. нен с входом синхройиэации устройства, а выход соединен с входами сдвига регистра множителя и накапливающего сумматора и с выходом индикации окончания операции умножения устройства, выходы четырех младших элементов Й первой строки матрицы и четырех старших.,элементов И послед- о ней строки матрицы соединены .с соответствующими раэрядными входами накапливающего сувматора, а выходы .остальных элементов И матрицы соединены с соответствующими входами элементов ИЛИ группы, первый и второй управляющий входы накапливающего сумматора соединены-. с входами режимов работы и эапрета суммирования устройства соответственно.

Источники информации, принятые во-внимание при экспертизе, 1. Авторское свидетельство СССР

В 482740, кл..G 06 F 7/52,. 1973.

2. Карцев И. A. Арифметика цифро» вых машин. M. "Наука", 1969, с. 364.

3. Авторское свидетельство СССР по эаявке В 3343801/18-24, кл. G 06 F 7/52, 07.09 ° 81 (прототип) . 1003077 вниипи

Тираж 7

Филиал ППП "Патент", r.Óæãîðîä.óë.Ïðoåêòíàÿ,4