Устройство для умножения чисел

 

.1

В. И. Жабин, В. И. Корнейчук, А. И. бейезйев.и :В.П. Тарасенко

4 < ! (72) Авторы изобретения

Киевский ордена Ленина .политехничес

Великой Октябрьской социапистической революции (7l) Заявитель

-летия (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

ЧИСЕЛ

Изобретение относится к вычислительной технике и может быть использовано . .в цифровых вычислительных машинах для умножения чисел в форме плавающей запятой.

Известно устройство для умножения чисел, содержащее регистр множимого, регистр множителя, регистр результата, сумматор результата, сумматор сомножителей, блок анализа разрядов, сдвигающий регистр элементы И и ИЛИ. Такое устройство позволяет совмещать во времени поразрядный ввод операндов и их обработку, т.е. получать результаты умножения на выходе устройства по мере 15 поступления операндов старшими разрядами вперед на его входы 1 ) .

Однако это устройство не позволяет выполнять умножение чисел, представленных в форме с плаваюшей запятой, 20 что является сушественным недостатком устройства, поскольку фОрма представ- ления чисел с плаваюшей запятой значительно расширяет диапазон представпения чисел в машине по сравнению с представлением с фиксированной запятой. Кроме того, такая форма представ ления чисел позволяет автоматизировать процесс слежения за положением запятой в числе.

Известна система обработки информации, выполняющая умножение чисел с плавающей запятой, содержащая устройство вычисления мантиссы произведения, в состав которого входит блок умножения мантисс двух чисел и устройство хранения произведения. Кроме того, сиотема включает устройство суммирования порядков операндов и устройство, анализирующее мантиссу произведения 5 2)

Однако эта система не позволяет совмещать во времени процесс поразрядного ввода операндов, формирующихся вне системы, и их обработку. Кроме того, недостатком системы является низкое быстродействие, поскольку на протяжении поразрядного поступления мантисс операндов на входы такой сио990045 4 с выходом блока сравнения с минимальным:, 25

3 темы последняя будет простаивать и только после окончания этого процесса она начинает выполнять умножение ввьденных операндов.

Наиболее близким к изобретению является устройство для умножения чисел, содержащее регистры порядков множимого и множителя, сумматор порядков, вычитатель, регистр порядка результата, детектор переполнение порядка результата, блок умножения мантисс и детектор окончания операции умножения (3 j .

Недостатком этого устройства является низкое быстродействие при умножении операндов, поступающих на его входы последовательным кодом, начиная со старших разрядов (например, формирующихся поразрядно вне устройства). В указанном случае это устройство сначала будет находиться в режиме приема операйдов и очередные разряды произведения в нем формироваться не будут, поскольку процессы поразрядного ввода: и обработки операндов не совмещены во времени. Вычисление произведения начинается только после ввода операндов в устройство. При использовании, например, такого устройства в контуре управления процессами на протяжении всего времени ввода операндов нельзя формт » ровать управляющее воздействие для mcполнительного органа системы управления, работающей в реальном времени.

Белью изобретения является повышение быстродействия устройства.

Для достижения поставленной цели устройство, содержащее сумматор порядков, регистр управления, блок сравнения с минимальным порядком, регистр порядка результата, сумматор и блок умножения мантисс, причем выходы сумматора порядков подключены к первой группе входов сумматора, выходы которого сое-. динены с информационными входами регистра порядка результата, выходы которого подключены к выходным шинам порядка результата устройства, выходы блока умножения мантисс подключены к .выходным шинам мантиссы результата устройства, входы блока умножения мантисс соединены с; входными шинами мантисс множимого и .множителя устройства, содержит счетчик нормализации, элемент ИЛИ, триггер и блок анализа разрядов, входы которого соединены с выходами блока умножения мантисс, вход об- 5 нуления соединен с установочным входом счетчика нормализации н выходом элемента ИЛИ, первый вход которого соединен порядком, второй вход элемента ИЛИ соединен с нулевым входом триггера, входом обнуления регистра порядка результата и с выходом старшего разряда регистра управления, вход установки которого соединен с входом блокировки блока сравнения с минимальным порядком, входом разрешения записи регистра порядка результата и выходом триггера, единичный вход которого соединен с пер-:. вым выходом блока анализа разрядов, второй выход которого соединен с счетным входом счетчика нормализации, выходы которого подключены к второй груп. пе входов сумматора, выходы которого подключены к информационным входам блока сравнения с минимальным порядком, входы сумматора порядков подключены к входным шинам порядков uaomrмого и множителя устройства.

Кроме того, блок анализа разрядов содержит элемент ИСКЛЮЧАЮШЕЕ ИЛИ и элемент НЕ,вход которого соединен с первым выходом блока и выходом элемента ИСКЛЮЧАЮШЕЕ ИЛИ, входы которого соединены с входами блока, выход элемента НЕ подключен к второму выходу блока.

На фиг. 1 изображена структурная, схема устройства для умножения чисел; на фиг. 2 - структурная схема блока анализа разрядов.

Устройство содержит входные шины

1 и 2 мантиссы множимого, входные шины 3 и 4 мантиссы множителя и блок

5 умножения мантисс, входы которого соединены со входами 1, 2 и 3, 4. В состав устройства также входят блок 6 анализа разрядов, к входам которого подключены выходы блока 6 и выходные шины 7 и 8 мантиссы результата устройства, триггер 9, регистр 10 управлении, элемент ИЛИ 11, блок 12 сравнения с минимальным порядком, регистр 13 порядка результата. К выходам регистра

13 подключены выходные шины 14. +

+14 порядка результата устройства. Кроме того, в состав устройства включены сумматор 15, счетчик 16 нормализации и сумматор 17 порядков, к входам Которого подключены входные шины 18. + т18 порядка множимого и входные шины 19. - 19 порядка множителя. Выходы сумматора 17 соединены с первой группой входов сумматора 15, вторая группа входов которого подключена к выходам счетчика 16. Этот счетчик своим установочным входом соединен с

999045

S выходом элемента ИЛИ 11 и входом обнуления блока 5. Первый вход элемента

ИЛИ 11 соединен с выходом блока 12,а второй вход этого элемента - с нулевым входом триггера, входом обнуления регистра 13 и с выходом старшего разряда регистр ра 10. Вход установки этого регистра подключен к входу блокировки блока 12, входу разрешения записи регистра 13 и вы-, соду триггера 9, единичный вход которо- 39 го соединен с первым выходом блока 6, Второй выход блока 6 подключен к счетному входу счетчика 16. Кроме того выходы сумматора 15 соединены с информационными входами регистра 13 и бло- !5 ка 12.

Блок 6 анализа разрядов (фиг. 2) содержит элемент ИСКЛЮЧАЮШЕЕ ИЛИ, 20 и элемент НЕ 21, вход которого соединен с первым выхолом блока 6 и щ выходом элемента ИСКЛЮЧАЮШЕЕ ИЛИ

2Я. Входы элемента ИСКЛЮЧАЮШЕЕ

ИЛИ 20 подключены к входам блока 6, а выход элемента НЕ 21 соединен с вторым выходом.того же блока. 25

Для представления мантисс сомножителей и произведения используется избыточная двоичная система счисления с цифрами 1, «О" и 1". Эти цифры, в свою очередь, могут быть изоб- Зй ражень кодом цифр 1 и "0 канонической двоичной системы счисления. Так, например, цифре — "1" соответствует наличие сигнала логической 1" на выходных шинах 1 или 3, а также на вы35 ходной шине 7. Наличие сигнала логической "1 на входных шинах 2 или 4, а также на выходной шине 8 соответствует цифре 1". Для цифры "0 соответствует отсутствие сигналов логической "1" на входных шинах 1 — 4 или на выходных шинах 7 и 8.

Блок 6 анализа разрядов используется для распознавания двоичных кодов цифр мантиссы результата, которые в каждом цикле вычислений формирует на своих выходах, блок 5. Это распознавание осуществляется блоком 6 по сигналам, синхрониэирующим поступление разрядов мантисс сомножителей и выдачу .разрядов мантиссы произведения.

Блок 5 умножения мантисс предназначен для перемножения мантисс сомножителей, поступающих поразрядно, начиная со старших разрядов, на его входы.

Регистр 10 управления представляет собой m-разрядный (m =разрядность мантиссы) сдвигаюшей регистр.

Блок 12 сравнения с минимальным порядком представляет собой схему. сравнения чисел, выполняющую сравнение вычисляемого значения порядка резуш тата с величиной минимального порядка; . при котором получаемый результат можно считать равным нулю.,Величина минимального порядка при и разрядах пои-1 рядка равна -2 (один разряд порядка используется для представления его знака).

Счетчик 16 нормализации — это триггер.ный 0 -разрядный двоичный счетч к, имеющий установочный вход. При подаче на этот вход сигнала логической 1 в триггеры счетчика заносится и -разрядный двоичный обратный код числа "-2, что является исходным состоянием этого счетчика.

Для представления порядков сомножителей и произведения используется каноническая двоичная система счисления с цифрами 1 и 0". Значения порядков представляются с помощью дополнитеш ного кода.

Сумматоры 15 и 17 - это пераллельные и -разрядные двоичные сумматоры комбинационного типа. Причем сумматор

15 реализует вычитание двух чисел с учетом их знаков, а сумматор 17 - спожение. Для осуществления операции вычитания сумматором 15 его вторая группа входов является инвертирующей.

Устройство работает следующим образом.

Перед выполнением операции все регистры, счетчик и триггеры устанавливаются в исходное состояние. На шины

181 — 18> устройства поступает двоичный код порядка множимого, а на шины

19, — 19,„двоичный код порядка множителя. Сумматор 17 формирует сумму поступивших на его входы порядков сомножителей с учетом их знаков. С выхсьдов сумматора 17 эта сумма порядков подается на сумматор 15 для последующих преобразований в соответствии со значением цифр мантиссы произведения, которые в каждом 1-м цикле (где

= 1, 2, 3...) вычислений выдаются иэ блока 5.

Одновременно с поступлением поридI ков сомножителей, на входные шины l, 2 и 3,4 поступают коды старших разрядов мантисс сомножителей. По каждому 1 -му синхронизирующему сигналу блок 5 при поступлении на его входы разрядов мантисс сомножителей с весом 2, формирует разряды мантиссы произведения с весом

999045

tO

46

43

2к ", т.е. разряды мантиссы произведения получаются с запаздыванием на два цикла вычислений по отношению ко входным разрядам. При этом обеспечивается совмещение во времени процессов поразрядного ввода мантисс сомножите лей н их обработка. В каждом 3 -м цикле вычислений через выходные шины 7 и 8 по синхронизирующему сигналу из устройства выдаются коды разрядов М8Н» тиссы произведения, а на входные шины

1,2 и 3,4 устройства поступают очеред« ные коды мантисс сомножителей. Для совмещения во времени процесса ввода и перемножения с процессом нормализации мантиссы произведения и вычисления окончательного порядка результата блок 6 по каждому j -му синхронизирук шему сивилу производит декодирование кодов разрядов мантиссы произведения.

Это декодирование кодов разрядов заключается в следующем.

Если цифра мантиссы произведения есть О, блок 6 на своем втором выходе формирует сигнал логической 1 .

В случае же, когда эта цифра является

"1 или -1, блок 6 выдает сигнал логической 1 на свой первый выход., Этот принцип декодирования кодов разрядов реализуется с помощью структурной схемы, приведенной на фиг. 2.

Нормализация мантиссы произведения и одновременное формирование его окончательного порядка происходит следующим образом. Начиная с первой старшей цифры мантиссы произведения, равной нулю, блок 6 вьщает сигнал логической

1 на свой второй выход. Этот сигнал поступает на счетный вход счетчика 16

1 и увеличивает его содержимое на единицу. При этом сумматор 15 производит вычитание содержимого счетчика 16 из числа на выходе сумматора 17, т.е. уменьшает сумму порядков сомножителей на единицу. Такой процесс происходит до получения на выходах блока 5 первой значащей цифры мантиссы произведения, равной 1 или -1 . В этом случае на первом выходе блока 6 по синхронизируюшему сигналу появляется сигнал логической 1, который устанавливает на выходе триггера 9 сигнал логической

1 . В свою очередь этот сигнал будет запрещать работу блока 12 (на его выходе в этом случае будет присутсч вовать сигнал логического 0 в течение всего времени действия логической

"1" на входе блокировки этого блока) и произведет установку в единицу первый младший разряд регистра 10, а остальные старшие (п-1) разряды этого регистра будут установлены в нуль. Кроме того, логическая 1" от триггера 9 позволит записать в регистр 13 значение вычисленного на сумматоре 15 окончательного порядка. результата. На вы:ходных шинах 14.. - 14, при этом будет установлен порядок еше формируемой, но уже нормализованной мантиссы результата. Под действием последующих синхронизирующих сигналов в регистре

10 происходит сдвиг единицы от младших разрядов к старшим этого регистра,, что позволяет вести отсчет числа выдаваемых из устройства разрядов нормализованной мантиссы произведения. Вы- числения разрядов мантиссы произведения прекращаются, когда единица а ре» гистре 10 перейдет в его старший щ-й разряд. Через выходные шины 7 и 8 при этом будет выдано m - разрядов нормализованной мантиссы произведения.

Логическая 1 в п -м разряде .регистра

10 установит в исходное состояние триггер 9, регистр 13 и через элемент

ИЛИ 11 - блок 5 и счетчик 16. Следующим синхронизнруюшим сигналом тй разряд регистра 10 установится в нуль.

После этого устройство готово для выполнения операции умножения над следующей парой операндов.

Если же в процессе одновременного формирования мантиссы произведения, ее нормализации и вычисления окончательного, порядка результата число на выходах. сумматора 15 станет равным значению минимального порядка, блок 12 определит это, установив на своем выходе сигнал логической 1 . Такой сигнал через элемент ИЛИ 11 приведет в исходное состояние блок 5 и счетчик 16, подготовив устройство для выполнения операции умножения над следующей парой операндов.

Таким образом, предлагаемое устройство позволяет перемножать операнды, представленные в форме с плавающей запятой. При этом повышение быстродействия достигается за счет совмещения во времени процесса поразрядного ввода операндов с процессом вычисления в устройстве.

Формула изобретения

1. Устройство для умножения чисел, содержащее сумматор порядков, регистр

Q 8880 управления; блок сравнения с мнннмаль ным порядком, регистр порядка результата, сумматор и блок умножения мантисс, причем выходы сумматора поряд. ков подключены к первой группе входов сумматора, выхщ ы которого соединены с информационными входами регистра порядка результата, выходы которого . подключены к выходным шинам порядка результата устройства, выходы . блока умножения мантисс подключены к выходным шинам мантиссы результата устройства,входы блока умножения мантисс соединены с ьходными шинами мантиссмножимого н множителя устройства, о т л и ч а ю ш е е с я тем, что с целью повышения быстродействия, устройство содержит счетчик нормализации, элемент

ИЛИ, триггер н блок анализа разрядов, входы которого соединены с выходами блока умножения мантисс, вход обнуленм которого соединен с. установочным входом счетчика нормализации н выходом элемента ИЛИ, первый вход которого соединен с выходом блока сравнения И с минимальным порядком, второй вход элемента ИЛИ соединен с нулевым вхо дом триггера, входом обнуления регист ра лорядка результата и с выходом старшего. разряда регистра управления, уй вход установки которого соединен с входом бпокировки блока сравнения с мини

48 10 мальным порядком, входом разрешения

aansca регистра порядка реаульта"га и выходом триггера, единичный вход которого соединен с первым выходом блока анализа раз)ищовр второй выход K торого ceegssea с счетным входом счетподключены к второй группе входов сумматора, выходы которого подклвче.. М сравнения с миеимальиым порядкам, входы сумматора . цорядков подкиючеы к входным шинам порядков миощи юго и множителя устройства.

2. Устройство по п. 1, о т л и ч аю щ е е с я тем, что блок анализа разрядов содащцюгф элемэи",Р ИСКДМЯАЮЩЕЕ

ИЛИ и,элемент НЕ, щит-: eepee9- еое дниеи с яВрвнМ Выходом блока и - йвио дом элеьйин а ИСКЛЮЧАВИИЕ .ИЛИ, входы которого соединены с входами ,блока, выход элемента НЕ подключен к второму выходу блока.

МС% ючийии информюпн4 принятые -ho внимание при экспертизе

1. Авторское свидетельство СССР

Ж 603989, кл. 5 06 P.7752 1978.

2. Патент США l4 3871578 кл. 235 164 опубпик. 1975.

3. Патент СКА % 3725649, кл. 235-156, опубиик. 1973 (щютотип).

Фиг. 2

Составитель В. Березкин

Редактор Т. Киселева Техред Е.Харнтончнк Керректер О. Билак

Заказ 1157/72 . Тираж 704 Пекинское

ВНИИПИ Государственного комитета СССР по делам изобретений к открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент, r. Ужогрсц, ул. Проектнаи, 4