Устройство для вычисления квадратного корня

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (ij3 803078 (ф

,/ а

-"г (61) Дополнительное к авт. свид-ву (22) Заявлено 13 ° 02.81 (21) 3248974/18-24 а с присоединением заявки ¹ (5)) М. Кп.з

0 06 F 7/544

O б (23) ПриоритетГосударственный комитет

СССР по делам изобретении и открытий

153)ЪДК 681 ° 3 (088. 8) Опубликовано ОЩ 383. Бюллетень ¹ 9

Дата опубликования описания 07. 03. 83 (72) Авторы изобретения

Б. В. Цесин и A A Шостак

1 е

Минский радиотехнический институт (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ

Изобретение относится к области вычислительной техники и может быть использовано для аппаратной реализации операции вычисления квадратного корня в универсальных и специализированных вычислителях.

Известно уст" ойство для извлечения квадратного корня, содержащее генератор импульсов, схему совпадения, счетчик, группы вентилей и сумлатор накапливающего типа. Извлечение квадратного корня в нем осуществляется путем подсчета суммы членов ряда нечетных чисел (13.

Недостатком этого устройства является его низкое быстродействие, определяемое числом циклов вычисления, зависящим от диапазона чисел.

Йэвестно устройство для извлечения квадратного корня, содержащее приемный регистр, сумматор, регистр результата, группы элементов И прямого и инверсного кодов 12 .

Недостатком этого устройства явпяется его низкое быстродействие, вызванное тем, что при получении одной цифры результата производится сложение и сдвиг в сумматоре.

Известно также устройство для вычисления квадратного корня, содержащее входной и выходной регистры, блок управления (3).

Недостатком известного устройства является его низкое быстродействие, обусловленное, во-первых, формированием в каждом такте только одной цифры-результата, во-вторых, необходимостью в каждом. такте возводить в квадрат числа., разрядность которых равна разрядности подкоренного выра" жения.

Время вычисления квадратного корня в известном устройстве примерно равно-т и 2: умн., ! где и - разрядность подкоренного выр ажения, Ч; - время возведения в квадрат и-разрядных чисел, пример- .-> но равное времени умножения.

Целью изобретения является увеличение быстродействия. устройства для вычисления квадратного корня °

Поставленная цель достигается тем, что ь устройство, содержащее входной и выходной регистры, блок управления, дополнительно введены щифратор, счет чик, формирователь поразрядной сум1003078 мы, узел умножения и вычитатель, причем первый и второй входы шифратора соединены с выходами старших разрядов соответственно входного и выходного регистров, выход шифратора соединен со входом счетчика, выход ко торого соединен со входом выходного регистра, а также с первыми информационными входами формирователя поразрядной суммы и узла умножения, выхо= ды разрядов выходного регистра соединены со вторым информационным входом Формирователя поразрядной суммы, выход которого соединен со вторым информационным входом узла умножения, выход. последнего соеди- 15 нен с первым информационным входом вычитателя, второй информационный вход которого соединен с разрядным выходом входного регистра, а инфор1ационный выход вычитателя соединен 20 со входом блока управления и с инФормационным входом входного регистра, первый, второй, третий и четвертый выходы блока управления соединены соответ твенно с управляющим вхо- 25 дом c÷åò÷èêà, управляющими входами входного и выходного регистров и управляющим входом формирователя поразрядной суммы, причем блок управленчя содержит первый и второй блоки 30 памяти, элемент задержки, регистр, дешифратор адреса микрокоманд, генератор тактовых сигналов, дешифратор условий, элемент ИЛИ-НЕ и сдвигающий регистр, причем вход элемента.задерж-щ ки соединен с выходом второго блока памяти, выход элемента задержки соединен со входом регистра, выход которого соединен с информационным входом дешифратора адреса микроко- 40 манд, управляющий вход которого соединен с выходом генератора тактовых сигналов, выход дешифратора адреса микрокоманд соединен с управляющим входом первой матРицы, первым 45 управляющим входом второй матрицы и первым управяяющим входом дешиф- ° ратора условий, второй управляющий вход которого соединен с выходом элемента ИЛИ-НЕ, информационный вход которого соединен со входом блока управления, третий управляющий вход дешифратора условий соединен с инфор- мационным входом элемента ИЛИ-НЕ, четвертый управляющий вход дешифратора условий соедийен с выходом млад 55 щего разряда сдвигающего регистра, выход дешифратора условий соединен со вторым управляющим входом второго блока памяти, первый, второй и третий выходы первого блока памяти со- 9) единены соответственно с первым, вторым и третьим выходами блока управления, четвертый выход первого блока памяти соединен со входом сдвигающего регистра, выход которого соединен с третьим и четвертым выходами блока управления, На фиг. 1 приведена структурная схема устройства для вычисления квадратного корня, на фиг.. 2 — функциональная схема шифратора, на фиг. 3Функциональная схема формирователя поразрядной суммы, на фиг. 4 - функциональная схема узла умножения на фиг. 5 - структурная схема блока управления, на Фиг. б — алгоритм работы блока управления, на фиг.7 дешифратор условий.

Устройство для вычисления квадратного корня (фиг. 1) содержит входной 1 и выходной 2 регистры, блок 3 управления, шифратор 4, счетчик 5, формирователь б поразрядной суммы, узел 7 умножения и вычитатель 8, выходы старших разрядов 9 (входит регистр 1), выходы старших разрядов

10 (входит регистр 2), разрядные выходы 11 (регистра 2), информационный вход 12 (регистра 1) .

Шифратор (фиг. 2) содержит дешифратор 13 адреса и матрицу 14 запоминающих элементов.

Формирователь поразрядной суммы

l и (фиг. 3) содержит — К-разрядных групп

К элементов И 15, группу элементов

ИЛИ 16.

Узел умножения (фиг. 4) содержит

К(и+1)-разрядных комбинационных сумматоров 17, информационные входы сумматоров 18 и 19, управляющие входы сумматоров 20 и выходы 21.

Блок управления (Фиг. 5) содержит первый и второй блоки 22 и 23 памяти, элемент 24 задержки, регистр 25, дешифратор 2б адреса микрокоманд, генератор 27 тактовых сигналов, дешифратор 28 условий, элемент ИЛЙ-. НЕ 29, сдвигающий регистр 30, информационный вход блока 31 управления, первый; второй, третий и четвертый выходы ,блока 32-35 управления.

В устройствах для вычисления квадратного корня входной 1 и выходной

2 регистры реализованы йа 0-триггерах, формирователь б поразрядной сумьы, узел 7 умножения и вычитатель 8 реализованы в виде комбинационных схем. Синтез шифратора 4 воспроизведен по табл. 1 истинности. Шифратор

4 реализован на элементе памяти, име.ющем дешифратор адреса. При этом сокращается количество оборудования и . обеспечивается регулярность его структуры. С помощью шифратора 4 формируется:максимально возможное значение очередных К цифр результата х на основании содержимого отарших разрядов входного регистра 1(Ь) и выходного регистра 2(х ), которое впослед ствии,.в случае несовпадения с его точным значением, уточняется в устройстве. Для этого строится таблица

1003078

2 2 1

2 2

2 2 2

3 3 2 2

4 3 3 3

4 4 4 3

4 4

5 5

6 5

12 7 ° б б

13 8 7 6

7 6

14 9 8 8

13

14 10

9 8 8 7

8 9

15 10 10 9

65 14 максимальных значений К цифр результата х „ при всех возможных комбина- -; циях эйачений д и х». Величина х определяется исходя нэ представления подкоренного выражения D в виде

Я. и»„5

D> (Ф х ° ) или 0>g (7 Q х.+х.) ° x., М ° 1 »

»=» 121 4=4 где x.- величина К цифр результата, определенных в i-ом такте с учетом их весовой позиции, И вЂ” - количество тактов необходиA

К ю мых для определения цифр результата.

Для определенности принимаем, что величина подкоренного выражения 0 является нормализованным числом, т.е. 1/2 5 Р 1. После окончания

i-ro такта формируется остаток d:

0 - (g х ), который в свою очеj я 20

1 редь больше или равен величине (2 . х. + х ) х . Тогда л+4

»1 d; (e)

»М

2Ехч+х Ф»

»М

Предположим, что первый вход шифратора 4 соединен с (К+1) старшими ЗО разрядами входного рсгистра 1, а второй вход шифратора 4 соединен с

К старшими разрядами выходного регистра 2. С учетом этого неравенство (1) можно преобразовать в следующее 35 эквивалентное неравенство

/ 2-к("+") х, г —— (<>

° х.

Из неравенства (2) следует, что мак- 4О симально возможное значение очередных К цифр результата при i j 1 мо> но определить из выражения 2-к6+ ) х

45 в»»Х„+„2 - х

» чение только его К стаоиих разрядов.

При i 1 х„„,„» = Qd+ 2-к . С учетом весовых позйцйй величин х; и d в предлагаемом устройстве и с целью,обеспе-,5Q чения значения величины x., в пределах 0 и х;с2", формулы для определения максимально возможного значения очередных К цифр результата примут вид 55 при 1 1 х„„о11„. 2 d+ 2 к к при 141 х..2 кд + 2к

wa ; -х„.

Табл. 1 является таблицей истии-. ности шифратора 4, причем для определенности принято, что К я 4, Зна- чение старших разрядов, поступающих на первый вход шифратора 4 с выхода

9 входного регистра 1 обозначены через d, а на второй вход шифрато- . ра 4 с выхода 10 выходного регистра

2 через х», Вес старшего разряда ве: личины d равен 2 = 1. Так как в каждом такте определения очередных К цифр результата производится сдвиг получившегося остатка по цепи 12 на

К разрядов в сторону старших разр»» дов, то целесообразно показать, что содержимое входного регистра 1 в каждом такте не будет превышать величины, равной двум. Действительно, если доказать, что выполняется ! ф. -Ж условие 0 „,-(p х„, ) 2 ° 2,то под1» тверждается вышесказ анное, т. е ., что содержимое входного регистра 1 в каждом такте не превышает величины, равной двум. Так как 0 <,1, то к 2

»

0ьаХ (g "» + 2 ), Torva (, x„ +

МЧО ф у» » 1

+ 2, ) - (х„.) <2 ° 2 или 2

» -» к, » . 1 (2ч;, 2- к) < 2 2-, х, + <1 .». »

Полученное неравенство выполняется при всех входящих в него значениях х, Значения величин в табл. 1 приведены в десятичной системе счисления. При построении табл. 1 учтено, что если 0 - 1, то х . =. 0,1011.

1 баии

Та блица1

0 11 12 13 14 15

1 0 0 0 . 0 0

1 1 1 1 1

12 б б 5 5 4

13 .8 8 7 б б

1003078

Продолжение табл.1

15

11 12

15 15 11 10 9 9 8

12 11 10

16

9 9 )0

1 2 11 10 9

18 " 13 12 11 10 10.

19 - 14 13 12 11 10

20 -, 15 14 12 11,11

21 - 15 14 13 12 11

22 - 15 15 14 13 12

23 - 15 15 14 13 12

15 15 14 13 25

24

15 15 14 13

15 15 14

27

15 15

15 15

15

29

350

При расширении разрядности значе- 40 ,ний d и х точность предскаэываемых шифратором 4 значений возрастает. Формирователь поразрядной суммы б (фиг ° 3) содержи- -К-. разрядных групп и

К 45 элементов И 15, группу элементов ИЛИ

16, причем первый вход каждой группы элементов И 15 соединен с выходом счетчика 5, а второй вход группы элементов И 15 соединен с выходом блока

3 управления и является управляющим входом формирователя б поразрядной суммы, выход каждой группы, элементов

И 15 соединен с первым входом группы элементов ИЛИ 16 с учетом их весомой позиции, второй вход группы элементов

ИЛИ 16 цепью сдвига 11 соединен с выходом выходного регистра 2, а выходы группы элементов ИЛИ 16 являются выходами формирователя б. С помощью формирователя б в t-ом такте форми- Ю л-4 руется значение (2,Тх. + х") равное ззл л удвоенному содержимому регистра 2

l -л. (2;Е х„), поступающему на второй вход группы элементов ИЛИ 16, увеличенное на величину (x„"), поступающую с выхода счетчика 5 с учетом весовой позиции группы иэ К цифр результата, которые определяются .в данном такте, путем выдачи блоком 3.соответствующего управляющего сигнала на второй вход нужной группы элементов И 15.

Узел 7 умножения реализован, например, по матричному принципу (фиг. 4), Он содержит К (n + 1)-разрядных комбинационных сумматоров 17, сдвинутых друг, относительно друга на один разряд, первый вход 18 каждого иэ которых соединен с информационным выходом формирователя б, а втоой выход 19 каждого сумматорч, крое пеового, соединен с выходом зна- чений и старших разрядов предыдущего сумматора 17 (для первого сумматора

17 на его вход 19 подается нуль), управляющий вход 20 каждого сумматора 17 соединен с соответствующим разрядом выхода счетчика 5, выход последнего сумматора 17, а также выходы 21 младшего разряда всех осталь-. ных сумматоров 17 являются информационным выходом узла 7 умножения.

В узле 7 умножения реализован способ умножения с младших разрядов. Если значение на управляющем входе 20 ,сумматора 17 единица, то на первый вход сумматора 17 передается число, поступающее на его вход 18, если нуль, то передаются нули. С помощью узла 7 умноления формируется произ1-1 ведение (2 Е х. + x ) x.

1 1

Что к ас а ет ся вычи т ат ел я 8, то он, например, реализован по схеме со сквозным либо параллельным распространением займа.

Счетчик 5 представляет собой вычитающий счетчик накапливающего типа и реализован, например, на IКтриггерах по схеме со сквозным либо параллельным распространением займа.

Блок 3 управления реализован по микропрограммному принципу по схеме

Уилкса с запоминающим устройством (блоками памяти) микрокоманд в виде двух матриц запоминающих элементов (фиг. 5).

Блок 3 управления предназначен для реализации алгоритма работы устройства для вычисления квадратного корня, граф-схема (ГСА) которого приведена на фиг. б. ГСА содержит вершины "1"-"9". На ГСА информация

ыа выходах комбинационных узлов обозначена буквой A с соответствующей позицией, присвоенной комбинационному узлу.

B блоке 3 управления первый 22 и второй 23 блоки памяти представляют собой постоянные запоминающие устройства (ПЗУ), выборка из которых

1003078

10 осуществляется путем возбуждения соответствующей шины. Первый блок 22 ° памяти представляет собой накопитель определенных наборов управляющих сигналов. Выборка необходимого набора управляющих сигналов осуществля- 5" ется путем возбуждения соответствующей шины блока 22 памят сигналами с выходов дешифратора 26 адреса микрокоманд. Образующиеся на выходах блока 22 памяти сигналы, как сигналы )0 микроопераций, поступают в необходимые узлы устройства. Блок 3 управления формирует четире микрокоманды, соответствующие операторным верши нам «2», «6", »7», »8» ГСА. Блок 23 памяти предназначен для управления последовательностью выполнения микрокоманд. Выборка необходимого адреса следующей микрокоманды производится путем возбуждения соответствующей шины блока 23 памяти сигналами с выхода дешифратора 26 при выполнении микрокомайд, после которых не проверяются условия перехода, и сигналами с выхода дешифратора 28 при выполнении тех микрокоманд, после которых имеются условия перехода.

Так, после выполнения микрокоманд, соответствующих вершинам «7« и «8"

ГСА,условий перехода нет, а после выполнения микрокоманд,соответствующих вершинам »2« и .«б",.производится проверка условий перехода. Сигналы дешифратора 28 возбуждают одну иэ трех шин блока 23 памяти, соответствующую переходу к выполнению 35 одной из микрокоманд, действия в которых указаны вершинами «б"-«8«

ГСА.

Эти сигналы форйируются в соответствии со следующими логическими 40 выражениями:

™э; < Y>4 °

Вь «У З Л Х 4 Л У35 э

ВЭВ «Y>+Y(Y>> л У>< л Y>< )

45 ЗЪV(Ъ4A Ъ%

Где Р б, В ., В В си Рн алы на выходе дешифратора 28 для

Формирования пере- 50 хода к вершинам

«6" "7" "8» ГСА

1 1 соответственно;

Y YB4, Y - Условия перехода соответствующие ршинам «3« «4» 55

"5" ГСА, сформированные при выполнении текущей микрокоманды.

Условие, соответствующее вершине 60 ,"3" ГСА и указывающее, что обнаружен нулевой результат вычитания, формируется элементом ИЛИ-НЕ 29. Условие, соответствующее вершине «4" ГСА и указывающее, что результат вычитания 65 отрицательное число, определяется со. стоянием знакового разряда вычитателя 8. Для управления выходным регис". -о ром 2, Формирователем б и в качестве счетчика тактов используется разрядный сдвигающий регистр 30.

В каждом такте работы устройства Я сдвигающем регистре 30 производится поразрядное продвижение логической единицы. Это позволяет управлять соответствующей группой элементов И формирователя 6 и производить запись информации в нужные К-разрядов регистра 2 (момент записи в регистр 2 определяется сигналом с соответствующего выхода блока 22 памяти блока

3 управления ). Так как значение логической единицы появится в младшем разряде сдвигающего регистра 30 только в последнем такте, то состояние этого разряда и будет определять последний такт (вершина »5" ГСА ).

Генератор 27 тактовых сигналов предназначен для задания определенной частоты выборки наборов управляющих сигналов при постоянной длительности тактов. Импульсы с его выхода поступают на дешифратор 26 и в зависимости от кода адреса микрокоманд, находящегося в регистре 25, возбуждают .необходимые блоки 22 и 23 памяти ° Так как код в регистре 25 должен изменяться только после завершения всех процессов, связан-, йых с выполнением текущей микроко- манды, поэтому коды с выхода второго блока 23 памяти подаются в ре- гистр 25 через элемент 24 задержки, включаемый в каждую разрядную цепь.

При работе блока 3 управления по коду адреса микрокоманды, находящемуся в регистре 25, дешифратором

26 Выбирается одна из шин блока 22 памяти. При подаче тактовых сигналов от генератора 27 формируются все необходимые управляющие сигналы, Выборка адреса следующей микрокоманды из блока 23 памяти производится дешифратором 26, если после выполняемой команды не выполняется условный переход. Если условный переход выполняется, то по сигналу дешифратора 26 разрешается анализ условий пе« рехода с помощью дешифратора 28 условий. После формирования условий перехода и их анализа дешифратором

28 производится выборка адреса следующей микрокоманды из блока 23 памяти. Выбранный адрес записывается в регистр 25 через время, определяемое величиной элемента 24 задержкй.

Устройство для вычисления квадратного корня работает следующим образом.

В исходном состоянии входной регистр 1 содержит под:оренное выраже- . ние, а выходной регистр 2 и сдвига-

1003078

12 ющий регистр 30 блока 3 управления содержит нули . В каждом, такте работы устройства определяется К цифр результата. Для этого производятся следующие действия. По содержимому регистра 25 адреса микрокоманды после его дешифрации производится выполнение первой микрокоманды (вершина "2" ГСА). В этой микрокоманде сформированное с помощью шифратора

4 приближенное значение очередных К цифр результата помещается в вычитающий счетчик 5 и продвигается единица в сдвигающем регистре 30 (в первом такте единица вдвигается в старший разряд сдвигающего регистра 30).

Значение очередных К цифр результата (х„ ) с выхода счетчика 5, поступающее на первый вход формирователя б, совместно с содержимым выходного регистра 2, поступающим на второй вход формирователя б по цепи сдвига 11 на один разряд в сторону старших разрядов, .используется для формиро1-1 вания величины 2 x + x . С помощью

1=Л узла 7 умножения формируется величи1- на (2 X, x, + х ) х,, которая в вычита14 1 1 а. теле 8 вычитается иэ содержимого входного регистра 1. Если на выходе вычитателя 8 блоком 3 управления зафиксирован энак минус, то следующая микрокоманда (вершина "б" 1CA) осуществляет вычитание единицы из счетчика 5, и процесс повторяется. Если на выходе вычитателя 8 зафиксировано положительное число,не равное нулю (значение х, находящееся в счетчике 5, является точным значением очередных К цифр результата), и если в младшем разряде сдвигающего, регистра 30 находится нуль (счетчик тактов не равен n/Ê), то выполняется третья микрокоманда. (вершина "7"

ГСЛ). В этой микрокоманде значение, поступающее с выхода счетчика 5, записывается в соответствующие К-разрядов выходного регистра 2, а результат вычи ания с выхода вычитателя 8 по цепи сдвига 12 на К-разрядов в сторону старших разрядов записывается во входной регистр 1. После этого осуществляется безусловный переход к выполнению первой микрокоманды. (вершина 2 ГСА), Следует отметить, что если при очередном вычитании блоком 3 управления обнаружен нулевой результат или в последнем такте обнаружено в результате вычитания положительное число, то выполняется четвертая микрокоманда (вершина "8"

ГСЛ). Дейстчия, выполняемые в четвертой микрокоманде, аналогичны действиям, выполняемым в третьей микрокоманде, но г.эсле выполнения четвертой микрокоманды процесс вычисления квадратного корня заканчивается.

Таким образом, предлагаемое устройство для вычисления квадратного корня позволяет сформировать результат за n/К тактов, в то время как известное-за n TaKToa Длительность такта в предлагаемом устройстве составляет величину е м t.. (1+ — ), 2К ор и где,э ч - время вычитания чисел/

Ez< — величина, определяющая среднее количество шагов, которое необходимо выполнить в каждом такте для определения К цифр результата с учетом предсказания шифратором пр сближенного значения К цифр.

Величина определяется следу20 Km1Hì обр и с 1 и т СР с

СР= р (3).М р а1

1 м причем m — у. m ср mm< где m - максимальное число шагов, которое необходимо выполнить в одном такте (1 m r)>

m — среднее число шагов котоср

I рое необходимо выполнить для получения К цифр результата;

И р- число случаев, когда для по-

З лучения К цифр результата требуется выполнить в среднем m > шагов.

Поэтому быстродействие предлагаемого устройства для вычисления квадратно40 . ro коРня возРастает В К В м / рг, 2К

"р ьь!ч

Х(1 + — ) раз в сравнении с извести ным устройством, где в ми - время возведения в квадрат и разрядных чисел.

45 при этом предполагается, что вычита-! тель и сумматоры узла умножения реализованы по схеме со сквозным рас,пространением переноса. Чтобы оценить входящие в формулу для расчета l p величины, строится таблица значений х„„„„ величины x„- при всех возможных комбййациях d и х Величина х „.„н определяется исходя из представления формируемого после окончания очередного такта остатка д; в ви-кц >

d < (2 х" + x„ + 2 )»

1 =1 1 (с(х; „+ 2-<(). ,С учетом всех предложений, принятых 0 ранее при расчете х О., имеем. ,< х,. + 2-к (+4)

2(х+2 +)

4 откуда следует, что величина

65 2 (x„+ 2 )

1003078

13 точно равна x. < или меньше его. Полю этому при 1 Ф 1 .принимаем х ..

2(х, +2 )

При i 1 x„„„.„„ d . С учетом весовых позиций величин х и d и обеспече- 5 ния значений величины х. в пределах

0 х1 < 2, формулы для определения к х „; примут вид

ИИМ при 1 е 1 х ° 2" &de

N1ne „d при i P 1 x . 2

2(х+ 2")

В табл. 2 приведена таблица значений величин х 1„ при всех возможных комбинациях d и x . Значения величин приведены в табл. 2 в десятичной системе счисления. При построении табл. 2 учтено, что если 1/2 Са1, то x«„„= 0,1011. На основании табл.

1 и 2 ойределяем m x .- x °,, 20 мСЕ мив

Таблица 2

Продолжение табл. 2

11 12 13

22

1О

14 13 12 11

14 13 12 12

15 11 13 12

24

25:

14 13 13

15 14 13

27

14 14

15 14

15

29

11 12 13

15 25

30

0 0

0 0

0 0. 0

Эффективность изобретения заключается в сокращенил времени вычисления квадратного корня примерно в

7,1 раза. Расчет производится в прадположении, что п = 64 и К = 4, тогда

Й р = 1,5, вычитатель и сумматоры

З5, узла умножения реализованы по схеме со сквозным распространением переноса, а первый вход дешифратора соединен с (К+1 ) старшими разрядами входного регистра, второй вход шифратора соединен с К старшими разрядами . выходного регистра.

2 1 1

1 1

6.

4 3 3

4 4 4

3 3

3 3

Формула изобретения

12

° )

10

12 13

15 15

10 9 8

8 7

17

19

0 -. 0 0 0

1 1 1 1 1

2 2 2 2 2

3 3 2 2 2

8 11 5 4 4 4 4

6 5 5 4 4 б 6 5 .5 5

11 13 7 6 б 5 5

8 7 6 6 6

13 14 8 8 7 б 6

14 15 9 8 8 7 7

10 9 9 8: 8

11 10 9 9 8

12 11 10 9 9

12 11 10 10 9

13 12 11 10 10

14 12 11 11 10

14 13 12 11 11

1. Устройство для вычисления квадратного корня, содержащее входной и выходной регистры, блок управления, о т л и ч а ю щ е е с я тем, что, с целью увеличения его быстродействия, в него введены шифратор, счетчик, формирователь поразрядной суммы, узел умножения и вычитатель, причем первый и второй входы шиф-ратора соединены с выходами старших разрядов соответственно входного и выходного регистров, выход шифратора соединен. с входом счетчика, выход которого соединен с входом выходного регистра, а также с первыми информационными входами формирователя поразрядной суммы и узла умножения, выходы разрядов выходного регистра соединены со вторым информационным входом формирователя поразрядной суммы, выход которого оединен со вторым информационным входом узла ум100 30.78

16 ножеиия, выход последнего соединен с первым информационным входом вычи- тателя, второй информационный вход которого соединен с разрядным выходом входного регистра, а информационный выход вычитателя соединен с входом блока управления и информационным входом входного регистра, первый, второй, третий и. четвертый вы- . ходы блока управления соединены со» ответственно с управляющим входом 10 счетчика, управляющими входами входного и выходного регистров и управля ющим входом Формирователя поразрядной суммы.

2. Устройство по п. 1, о т л и- 15 ч а ю щ е е с я тем, что блок управления содержит первый и второй блоки памяти, элемент задержки, регистр, дешифратор адреса микрокоманд, генератор тактовых сигналов, дешиф- 20 ратор условий, элемент ИЛИ-ЙЕ, сдвигающий регистр, причем вход элемента задержки соединен с выходом. второго блока памяти, выход элемента задержки соединен с входом регистра, выход которого соединен с информационным входом дешифратора адреса микрокоманд, управляющий вход которого соединен с выходом. генератора тактовых сигналов, выход дешифратора ац- 30 реса микрокоманд соединен с управля6щим входом первой матрицы, первым управляющим входом второй матрицы и первым управлякнщим входом дешифратора условий, второй управляющий вход которого соединен с выходом элемен.та ИЛИ-НЕ, информационный вход которого соединен с входом блока управления, третий управляющий вход.дешифратора условий соединен с информа-. ционным входом элемента ИЛИ-НЕ, чет.,вертый управляющий вход дешифратора условий соединен с выходом младшего разряда сдвигающего регистра, выход дешифратора условий соединен со вторым управляющим входом второго блока памяти, первый, второй и третий выходы первого блока памяти соединены соответственно с первым, вторым и третьим выходами блока управления, четвертый выход первого блока памяти соединен с входом сдвигающего регистра, выход которого соединен с третьим и четвертым выходами блока управления.

Источннки информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР. ,9 394781, кл, G 06 F 7/38, 1973, 2. Панернов А. A.,.Ëoãè÷åñêèå ос.новы ItBT..Ì., "Советское радио", 1972, с. 253-259,)

3. Авторское свидетельство СССР, 9 611208, кл. G Об F 7/38, 1978 (прототип ).

1003078

100Э078

К рве.f Kсчевпку5 К рее.2

1003078

1003078 (и сная азре

Составитель В, Венцель

Редактор Г. Волкова Техред М.Тепер Корректор О. Билак

Ю ею

Эакаэ 1554/32 Тираи 704 Под йсн ое

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, я-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Уигород, ул. Проектная, 4