Динамическое оперативное запоминающее устройство

 

О П И С А Н И Е <„; ооз142

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Веслублик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свнд-ву— (22) Заявлено 13. 10. 81(21) 3345041/18-24 (51) M. т(д. с присоединением заявки .%—

11 С 11/34

Гооудврстоеикьа комитет (23) Приоритет

Опубликовано 07 ° 03 ° 83 Бюллетень h- 9 оо делам изобретений и открытий (З} УЙК 681.327 (088. 8) Дата опубликования описания 07 03 83

Ф„.-., А.Б.Акинфиев, А.И.Виноградов, А.,Глагнотт у;.

А.К.Крючков и В.И.Павлов/,.т-- ." Гл;.-, / - -.i, „7-.

"/ (72) Авторы изобретения (7I) Заявитель (>4) ДИНАМИЧЕСКОЕ ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО

Изобретение относится к запоминающим устройствам и может быть применено в универсальных цифровых вычислительных машинах в качестве основной оперативной памяти.

Известно устройство, содержащее полупроводниковые волоки памяти, счетчик адреса регенерации и обращения, дешифраторы, формирователи записи и считывания (1 j

Недостатком этого устройства является невозможность использовать его в качестве основной оперативной памяти цифровых вычислительных машин.

Наиболее близким техническим решением к предлагаемому является динамическое оперативное запоминающее устройство, содержащее счетчик адреса регенерации, выходы которого подzo ключены к- первой группе входов мультиплексора, адресов обращений и регенерации, причем вторая группа входом мультиплексора соединена с шиной кода

2 адреса, а выходы мультиплексора соединены с адресными входами плат динамической flBHHTM состоящих из за-: поминающих динамических микросхем и логических микросхем обрамления, выходы считываемой информации плат прдключены к шине считываемой информации, дешифратор старших разрядов кода адреса, входы которого подключены к шине двух старших разрядов кода адресов, а выходы соединены со входами выбора запоминающих микросхем плат динамической памяти, схему ИЛИ, входы которой подключены соответственно к входам обращения записи, чтения устройства, регистр режимов, состоящий из триггеров чтения, записи, регене" рации, схему управляющих сигналов, состоящую из вентильных логических элементов, первая группа входов которой подключена к выходам регистра режимов, вторая группа входов соединена с выходами формирователей сигналов, а а выходы схемы управляющих сигналов

3 100 соединены со входами управления плат динамической памяти, входы записываемой информации которых соединены с шиной записываемой информации и мультивибратор выработки команды регенерации и одновибраторы с подстроен ными резистором и конденсаторами, предназначенными для формирования временной диаграммы работы плат динамической памяти (2 .

Недостатком этого устройства являются наличие одновибраторов с подстроенными R, С электрорадиоэлементами и то, что обращение на регенерацию Формируется в самом устройстве и при многоблочной организации каждый блок ОЗУ будет переходить в режим ре генерации в произвольные моменты времени независимо от других блоков, за счет чего снижаются надежность и быстродействие устройства.

3142 4 ду регистра сдвига, выходы которого соединены со входами регистра управляющих сигналов, выходы которого подключены к другим входам блока местного управления, третий вход элемента

ИЛИ и четвертый вход регистра режимов объединены и являются входом регенерации устройства, управляющим выходом которого является выход Формиро вателя сигналов.

На Фиг.1 изображена.функциональная схема предложенного устройства; на фиг.2 - функциональная схема селекторов; на фиг ° 3 - формирователь импульсов. устройство содержит (фиг,1) счетчик 1, элемент ИЛИ 2, регистр 3 режимов, селектор 4, предназначенный для, выделения тактового сигнала oF.ращения, регистр 5 сдвига, дешифратор

6 адреса, регистр 7 управляющих сиг23

36

SS

Цель изобретения - повышение на- дежности устройства.

Поставленная цель достигается тем, что в динамическое оперативное запо.минающее устройство, содержащее блоки памяти, дешифратор адреса, счетчик

:блок местного управления, мультиплексор, одни из входов которого соединены со входами дешифратора адреса и являются адресными входами устрой" ства, регистр режимов и элемент ИЛИ, первые и вторые входы которых сооТ ветственно объединены и являются входом записи и входом чтения устройства причем выходы счетчика подключены к другим входам мультиплексора, выходы которого соединены с адресными входами блоков памяти, входы выборки которых подключены к выходам дешифратора адреса, управляющие входы которого входы счетчика, управляющие входы мультиплексора и блоков памяти подключены к выходам блока, местного управления, одни из входов которого соединены с выходами регистра режимов, информационные входы и выходы блоков памяти являются соответственно информациоными входами и выходами устройства, введены селектор, регистр сдвига, регистр управляющих сигналов и формирователь сигналов, причем первый вход селектора соединен с первым входом регистра сдвига и является входом синхронизации устройства, а второй вход и выход подключены соответственно к выходу элемента ИЛИ и к третьему входу регистра режимов и второму вхоналов, блок 8 местного управления, состоящий из элементов И, блоки 9 памяти, формирователь 10 сигналов, предназначенный для управления регенерацией, и мультиплексор 11.

На фиг.1 обозначены адресный вход

12, вход 13 записи, вход 14 чтения, выходы 15 устройства, вход 16 регенерации, вход 17 синхронизации и информационные входы 18 устройства и выход 19 формирователя сигналов.

Селектор (фиг.2) содержит первый

20 триггер с установочным входом 21, второй 22 триггер и элемент И 23 с выходом 24. формирователь сигналов содержит фиг.3) генератор 25 сигналов, счетчик 26 и элемент И 27.

Каждый блок 9 памяти. имеет организацию 256 К х 72 разряда и содержит

72 платы динамической памяти, каждая из которых имеет организацаю 64 Кх4 разряда.

Платы динамической памяти выполнены на запоминающих динамических микросхемах с организацией 16 Кх1 разряд.

Устройство работает следующим образом.

В режиме записи по входу 13 (фиг.1) поступает сигнал записи на первый вход элемента ИЛИ 2 и на вход регистра 3, при этом триггер записи в регистре 3 устанавливается в "1" на время цикла записи. Селектор выделяет тактовый сигнал, который поступает на регистр 5, Формирующий сдвинутую

Технико-экономическое преимущестso предлагаемого устройства заключается в его более высокой надежности по сравнению с прототипом.

Формула изобретения

Динамическое оперативное sanoминающее устройство, содержащее блоки памяти, дешифратор адреса, счетчик, блок местного управления, мультиплексор, одни из входов которого соединены с входами дешифратора адреса и являются адресными входами устройства, регистр режимов и элемент ИЛИ, первые и вторые входы которых соответственно объединены и являются входом записи и входом чтения устройства, причем выходы счетчика подключены к другим входам мультиплексора, выходы которого соединены с адресными входами блоков памяти, входы выборки которых подключены к выходам дешифратора адреса, управляющие входы которого, входы сче: ика, управляющие входы мультиплексора и блоков памяти подключены к выходам блока местного управления, одни из входов которого соединены с выходами регистра режимов, информационные входы и выходы блоков памяти являются соответственно информационными входами и-выходами устройства, о т л ич а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены селектор, регистр сдвига, регистр управляющих сигналов и формирователь сигналов, причем первый вход селектора. соединен с первым входом регистра сдвига и является входом синхронизации устройства, а второй вход и выход подключены соответственно к выходу элемента ИЛИ и к третьему входу регистра режимов и второму входу регистра сдвига, выходы которого соединены с входами регистра управляющих сигналов, выходы которого подключены к другим входам блока местного управления, третий вход элемента ИЛИ и четвертый вход регистра режимов объединены и являются входом регенерации устройства, управляющим выходом которого является выход формирователя сигналов.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

4" 691925, кл. G 11 С Il/34, 1977.

2. Патент ClllA 1 3790961, кл. 340- 173, опублик. 1975 (прототип) 35

5 1003142 последовательность синхронизирующих сигналов. Время сдвига этих сигналов задается периодом синхронизации высокочастотного сигнала, поступающего по входу 17. 5

Регистр 7 формирует сигналы управления требуемой задержки и длительности. Блок 8 формирует временную диаграмму работы блоков 9 в режиме записи. По входу 12 поступает код адреса, причем младшие разряды кода адреса (четырнадцать разрядов ) поступают на мультиплексор 11 для выбора требуемой ячейки памяти. Для старших разряда кода адреса поступают на дешифратор 6 для выбора требуемых запоминающих микросхем. По входу 18 поступает код записываемой информации.

В режиме чтения по входу 14 посту- 20 пает сигнал чтения на второй вход элемента ИЛИ 2 и на второй вход регистра 3. Триггер чтения в регистре

3 устанавливается в "1" на время цикла чтения. Работа устройства аналогична работе в режиме записи. Блок

8 формирует временную диаграмму работы блоков 9 памяти в режиме чтения.

По выходам 15 считывается информация ! из блоков 9.

В режиме регенерации по входу 16 поступает сигнал регенерации на третий вход элемента ИЛИ 2 и на вход регистра 3 в ответ на сигнал требования регенерации, поступающего с выхода 19 формирователя 10. Триггер регенерации в регистре 3 устанавливается в "1" на время цикла регенерации.

Адрес регенерации формируется на 40 счетчике 1 и поступает через мультиплексор 11 на блоки 9 памяти.

Работа селектора 4 и регистров 5 и 7 аналогична работе в режиме записи. Дешифратор 6 формирует сигналы 45 выбора всех запоминающих микросхем блоком 9 памяти. Блок S формирует временную диаграмму работы устройства в режиме регенерации.

Введение в устройство селектора 4, sG регистров 5 и 7 и формирователя 10 сигналов позволило исключить применение подстроечных резисторов и конденсаторов, за счет чего повышаются надежность и быстродействие устройст- 55 .ва, а также сокращается время его наладки.

1003142

1003142

Составитель Т.Зайцевэ

Редактор Е.Лушникова Техред М. Коштура Корректор M. Illapoeg

Заказ 1575/35 Тираж 592 . Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, K-35, Раушская наб., д. 4/5

Филиал ППП "Патент"; г. Ужгород, ул. Проектная, 4