Запоминающее устройство

 

G Il N C A H И IE ()911614

ИЗОБРЕТЕН ИЯ

Саюэ Саветсинн

Сацнапистнчесинн

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. свид-ву (51)M. Кл. (22) Заявлено 290980 (2! ) 2981105/18-24 с присоединением заявки.%

G 11 С 7/00

Государственный комитет

СССР. ao делам изобретений и открытий (23)Приоритет !

Опубликовано 07.0382. Бюллетень М (53) УДК681 327,66(088.8) Дата опубликования описания 070382

В.И; Косов, А.М; Иванов, К.В. Милованов, В.

А.И. Савельев и Ю.И. Фокин (72) Авторы изобретения (71) Заявитель (54) ЗАПОМИНАЮДЕЕ УСТРОЙСТВО

Изобретение относится к вычислй= тельной технике и может быть исполь-. зовано в цифровых вычислительных машинах и других вычислительных устройствах.

Известны полупроводниковые запо5 иинающие устройства (ЗУ), имеющие по сравнению с ферритовыми ЗУ более высокое быстродействие, более высокую плотность записи информации,позто воляющие упростить схемы управления

ЗУ, поскольку основные уровни входных и выходных сигналов элементов полупроводниковой памяти соответствуют уровням сигналов стандартных

>s логических элементов и проектировать все вычислительное устройство по единым технологическим и конструктивным принципам 13.

Такие устройства содержат накопитель, адресные инверторы и дешифраторы, на которые подаются сигналы адреса с кодовых шин, выходные усилители. с которых код числа передается, на кодовые шины ЦВМ, адресные инверторы и дешифраторы разрядных сигналов, на которые поступают сигналы .кода числа из ЦВМ и блок управления записью-считыванием, координирующий работу полупроводникового ЗУ. В таких устройствах осуществляется запись и считывание информации с высоким быстродействием, однако элементы памяти в накопителе потребляют энергию в режиме хранения информации и теряют хранимую информацию при выключении питания. Кроме того, отсутствие внутренних схем блокировки и задания управляемых временных интервалов ухудшает надежность работы полупроводникового запоминающего устройства в рабочих режимах.

Наиболее близким к предлагаемому по технической сущности является устройство, которое может быть использовано для построения запоминающих устройств с сохранением информации при выключении питания, обладающих

911614 мсдленной записью и стиранием информации и быстрым считыванием без разрушения информации. Такое устройство содержит накопитель (матрица запоминающих элементов ЗЭ ) . ;.. соединенный с формирователями опроса, триггеры считывания, записи и стирания, входящие в задающую синхронизирующую схему и схему .управления режимом, на. которые с кодовых шин из ЦВМ поступа- 10 ют сигналы считывания, стирания,за. писи и "установка нуля". На устройство из ЦВМ поступают также с кодовых шин сигналы адреса и числа. В рассматриваемом полупроводниковом ЗУ имеются еще буферный адресный регистр, дешифратор .столбцов,. схема приема-, выдачи кода числа. В устройстве может производиться запись новой информации, ее считывание и передача е ко- 20 довые шийы ЦВМ и стирание ранее за.писанной информации t 2)

Однако изменение последовательности формирования сигналов спроса и подачи сигналов считывания, несоблюде- 2s ние .временных соотношений е сигналах и появление выбросов ложных сигналов может привести к потере информации, ее искажению или недозаписи новой информации, а значит и к ее нечеткому, gp различению при последующем считыва. нии. Все это приводит к ненадежной, работе полупроводникового запоминающего устройства с. преимущественным считыванием информации и длительным ее хранением при выключенном питании.

Цель изобретения " повышение надежности работы полупроводникового запоминающего устройства при записи, считывании и стирании информации.

Поставленная цель достигается тем, что в запоминающее устройство, содер.жащее накопитель, соединенный с кодовыми шинами адреса и числа, первый вход накопителя подключен к выходу формирователей опроса, второй вход -,.к первому выходу триггера считывания, третий вход - к первому выходу триггера записи, четвертый вход - к первому выходу триГгера стирания,а первые входы триггеров считывания, записи и стирания соединены соответственно с кодовыми шинами "Считывание", "Запись" и "Стирание", введены триггер опроса, блоки задержки, триггер управления, счетчик, .формирователь импульсов блокировки три элемента И, пять .элементов ИЛИ, причем первый вход первого элемента ИЛИ соединен с первым входом триггера опроса и с шиной опроса, первые входы второго, третьего и четвертого элементов ИЛИ подключены к шине "Установка 0", вторые входы первого и второго элементов ИЛИ подключены.к первым выходам соответственно второго и первого блоков задержки, вторые входы третьего и четвертого элементов ИЛИ соединены с первым и вторым выходами счетчика, третий выход которого подключен к первому входу триггера управления,вход счетчика соединен со вторым выходом второго блока задержки, третий выход которого подключен к первому входу формирователя импульсов блокировки, второй вход которого соединен со вторым выходом триггера стирания, второй вход которого подключен к выходу третьего элемента ИЛИ и третьему входу триггера записи, второй выход которого соединен с первым входом первого элемента И, второй вход которого соединен со вторым выходом первого блока задержки, выход первого элемента И подключен ко входу второ.го блока задержки, вход первого блока задержки соединен со вторым выходом триггера считывания, третий выход первого блока задержки соединен со вторым входом триггера опроса,выходы первого и второго элементов ИЛИ подключены к второму и третьему входам триггера считывания, выход триггера опроса и третий выход триггера считывания соединены соответственно с первыми .входами второго и третьего элементов И и вторым входом второго элемента И, второй вход третьего элемента И подключен к шине - Запись", выходы второго и третьего элементов И подключены к входам пятого элемента ИЛИ, выход которого подключен к входу формирователя опроса.

На чертеже представлена структурная схема запоминающего устройства (полупроводникового).

Запоминающее устройство содержит накопитель 1,соединенный с кодовыми ши.нами адреса и числа, формирователи 2 опроса, триггеры 3 считывания, записи 4 и стирания 5. С. целью повышения надежности работы устройства при записи, считывании и стирании в него введены триггер 6 опроса, первый блок 7 задержки, триггер 8 управления, счетчик 9, второй блок 10 задержки, формирователь импульсов 11 блокировки, 5 Ч1 1614 6

О в состояние "1" и триггер 6 опроса. 2о

С триггера 3 считывания запускается первый блок 7 задержки и подается разрешающий потенциал на накопитель определяя в нем режим считывания.

С помощью сигнала опроса и сигнала с первого блока 7 задержки,сбрасывающего.триггер 6 опроса в нулевое состояние, формируется запускающий импульс, который через второй элемент И 13 и пятый элемент ИЛИ 19 по- зо ступает на формирователи 2 опроса, с которых сформированный по амплитуде и длительности сигнал опрашивает выбранную ячейку накопителя 1. Код числа с накопителя подается в кодовыез

45 опроса, первой и второй линиями задержки, триггером управления, формирователем импульсов блокировки, счеттри элемента И 12-1ч, пять элементов ИЛИ 15-19.

Запоминающее устройство с преимущественным считыванием работает в трех режимах: считывания, записи и стирания. В режиме считывания информации на накопитель 1 из кодовых щин

ЦВИ поступают сигналы адреса, а на элементы управления - сигналы "Установка 0", опроса и "Считывания". Сигнал "Установка 0" подготавливает все блоки полупроводникового ЗУ к работе, в частности, устанавливая триггер 3 считывания через второй элемент ИЛИ 16 в исходное состояние.:

После этого сигнал опроса через первый элемент ИЛИ 15 устанавливает триггер 3 считывания в состояние "1".

Сигналом опроса устанавливается

I шины ЦВИ.

В режиме записи информации также первоначально поступает сигнал "Уста новка О,", подготавливая все схемы устройства к работе. Сигнал опроса через первый элемент ИЛИ 15 запускает триггер 3 считывания, однако разрешающий потенциал с него на накопитель 1 не поступает. С триггера считывания сигнал проходит через первыи блок 7 задержки и, благодаря разре" шающему потенциалу с триггера 4 записи, .через первый элемент И 12 и второй блок 10 задержки запускает счетчик 9, с помощью которого формируется необходимое время записи. C второro блока 10 задержки вновь устанавливается в "1". триггер 3 считывания, сброшенный перед этим в нулевое состояние сигналом с первого блока 7 за- держки через второй элемент ИЛИ 16, и на счетчик 9 поступает второй импульс и так далее. Со счетчика 9.устанавливается в "1" триггер 8 управления, который сигналом "Установка

0" через четвертыи элемент ИЙЙ был сброшен перед этим в исходное coet69we. Сигнал опроса с триггера опроса в режиме записи на формирователи

2 опроса проходит через третий элемент И 14 по разрешающему потенциалу с кодовой шины. "Запись" и через пя" тый .элемент ИЛИ 15..Этот сигнал начинается раньше, чем на накопителе 1 поступает сигнал- с триггера 8 управления,. и заканчивается позже, так как сброс триггера. 8 управления через четвертый элемент ИЛИ 18 осуществляется не с последнего разряда счетчика 9, с которого сбрасывается трйггер 4 записи через третий элемент

ИЛИ 17 °

На накопитель 1 поступают .коды адреса и записываемого числа с кодовых шин ЦВМ, сигналы опроса и прог . граммирующий сигнал и производится запись информации в выбранную ячейку накопителя 1.

Стирание записанной информации в накопителе 1 осуществляется не отдельными числами,.а массивами. Работа происходит,в основном, так.же,как в режиме записи, только дополнительно работает триггер g ..стирания,запускающий формирователь импульсов 11 блокировки, с которого сигнал посту- пает на соответствующие схемы накопителя. Длительность сигнала с формирователя 11 блокировки и его положения относительно сигнала управления опроса определяется вторым бло" ком 10 задержки и счетчика 9.

Таким образом, изменяя время запуска формирователей.2 опроса,триггера 8 управления и формирователя импульсов 11 блокировки с помощью бло-. ков 7 и 10 задержки и счетчика 9 и подбирая длительность сигналов опроса, управления и блокировки также с помощью блоков 7 и 10 задержки и счетчика 9, можно обеспечить надеж-, ную запись и стирание информации, исключающую появление ложных и слабых сигналов в режиме считывания и обеспечив. высокую надежность работы полупроводникового запоминающего устройства.

Использование предлагаемого полупроводникового запоминающего устройства с введенными в него триггером

Формула изобретения чиком, тремя элементами И и пятью элементами ИЛИ, позволяющими повысить - надежность работы устройства при записи, считывании и стирании информации путем введения блокировки стирания информации, исключения изменения последовательности формирования сигналов считывания и точной ус" тановки временных соотношений при подаче сигналов и их окончании. Все это исключает потери информации, ее искажение и недозапись новой инфор. мации,и следовательно, достигается четкое различение сигналов "0" и

"1" при считывании информации из полупроводникового запоминающего устройства.

Запоминающее устройство, содержащее накопитель, соединенный с кодовы, ми шинами адреса и числа, первый вход накопителя подключен к выходу формирователей опроса, второй входк первому выходу триггера считывания, третий .вход — к первому выходу триггера записи, четвертый вход — к первому выходу триггера стирания, а первые входы триггеров считывания, записи и стирания соединены соответственно с кодовыми шинами Считывание н ll

"Запись" и "Стирание", о т л и ч а ю. щ е е с я тем, что, с целью повышения надежности устройства, в него введены триггер опроса, блоки задержки, триггер управления, счетчик,формирователь импульсов блокировки,три элемента И, пять элементов ИЛИ, причем первый вход первого элемента ИЛИ соединен с первым входом триггера опроса и с шиной опроса, первые входы второго, третьего и четвертого элементов ИЛИ подключены к шине

"Установка 0", вторые входы первого и второго элементов ИЛИ подключены к первым выходам соответственно второго и первого блоков задержки, вторые входы третьего и четвертого элемен1614 8 тов ИЛИ соединены с первым и вторым выходами счетчика, третий выход которого подключен к первому входу триггера управления, вход счетчика соединен с вторым выходом второго блока задержки, третий выход которого подключен к первому входу формирователя импульсов блокировки, второй вход которого соединен с вторым выходом

1О триггера стирания, второй вход которого подключен к выходу третьего элемента ИЛИ и третьему входу триггера записи, второй выход которого соединен с первым входом первого элемента И, второй вход которого соединен с вторым выходом первого блока задержки, выход первого элемента И подключен к входу второго блока задержки, вход первого блока задержки соединен с вторым выходом триггера считывания, третий выход первого бло ка задержки соединен с вторым входом триггера опроса, выходы первого и второго элементов ИЛИ подключены к второму и третьему входам триггера считывания, выход триггера опроса и третий выход триггера считывания соединены соответственно с первыми входами второго и третьего элементов И и вторым входом второго элемента И, второй вход третьего элемента И подключен к шине "Запись", выходы второго и третьего элементов И подключены к входам пятого элемента ИЛИ, вы35 ход которого подключен к входу формирователя опроса.

Источники информации, принятые во внимание при экспертизе

1. Ващев К.А., Орликовский А.А. Полупроводниковые интегральные схемы памяти на "биполярных транзисторных структурах". И, Советское радио", 1979> с. 208.

2. Прангишеили И.B., Лементуев В.А., Сонин И.С. Элементы ЗУ на ИДП структурах. N. "Энергия", 1978, с. 88 (прототип).