Запоминающее устройство с обнаружением отказов

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 20. 07. 81 (21) 3317908/18-24 (%11 М. Кл.з с присоединением заявки ¹â€”

G 11 С 29/00

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 1-5п3.83, Бюллетень №10

РЙУДК 681.327 (088.8) Дата опубликования описания 15.03.83

li . Ф"-:! Азтексее в

/Московский ордена Ленина н орде ОкФяв щ усой"Фево ции энергетический институ " Ъ4 (72) Авторы изобретения (71) Заявитель,(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С. ОБНАРУЖЕНИЕМ ОТКАЗОВ

Изобретение относится к запоми-. нающим устройствам с быстрым восстановлением работоспособности и может быть использовано в устройствах автоматики и вычислительной техники.

Известно запоминающее устройство с обнаружением отказов, содержащее модули памяти, двойной комплект модулей управления, схемы свертки по модулю два, схему сравнения и схему выработки сигнала отказа (.1 1.

Наряду с избыточностью оборудования это устройство не позволяет обнаруживать многоразрядные отказы.

Наиболее близким к изобретению является запоминающее устройство с обнаружением отказавших блоков, содержащее модуль памяти, блок микропрограммного управления, числовые, .адресные и управляющие шины, схему сравнения, элемент ИЛИ, дешифратор, регистры строк, столбцов и адресных формирователей, блок определения типа и номера отказавшего элемента (блок диагностики ) и выходные шины Р3.

Недостатками этого устройства являются невозможность его применения в многомодульных запоминающих устройствах вследствие недостоверной диагностики и невозможность автоматического определения номера отказавшего разряда старшего адреса в модуле памяти; Это снижает надежность устройства.

Целью изобретения является повышение надежности запоминающего устройства за счет обеспечения досто10 верной диагностики в многомодульных запоминающих устройствах и автоматического определения номера отказавшего разряда старшего адреса.

Поставленная цель достигается тем, что в запоминакхцее устройство с обнаружением отказов, содержащее блоки памяти, группы элементов И, схему сравнения, одни из входов которой являются одними иэ входов устройства, первый регистр, выходы которого подключены ко входам первого элемента И и одним иэ входов элементов И первой группы, второй регистр, прямые выходы которого соединены со входами второго элемента И и одними иэ входов элементов И второй группы, а инверсные выходы,- со входами третьего элемента И, третий регистр, выходы которого подключены ко входам четвертого элемента И, прнчеьт выходы элементов И групп являют1005192 ся одними из выходов устройства, введены мультиплексор, формирователь тестовых сигналов, группы элементов.

ИЛИ, дешифратор, пятый элемент И, третья группа элементов И, элемент

НЕ, группа элементов НЕ и блок местного управления, одни из выходов когорого подключены ко входам блоков памяти, а другие — к управляющим вхо дам регистров и пятого элемента И, входы мультиплексора соединены с выходами блоков памяти, а выходы подключены к другим входам схемы сравнения и являются информационными выходами устройства, выходы схемы сравнения соединены со входами элементов 15

ИЛИ групп, выходы которых подключены ко входам первого регистра и входам элементов НЕ группы, выходы которых соединены со входами пятого элемента

И, выход которого подключен ко вхо- дам второго и третьего регистров, одни из входов дешифратора соединены с выходами первого, второго и четвертого элементов Й,. другой вход подключен к выходу элемента EIE, вход которого соединен с выходом третьего элемента И, одни из входов элементов И третьей группы подключены к выходам третьего регистра, другие входы элементов И первой группы подключены к выходу элемента ИЛИ,одни из выходов дешифратора соединены со входами элемента ИЛИ и другими входами элементов И второй и третьей групп, другие выходы дешифратора, выходы элементов И третьей группы З5 и выходы формирования тестовых сигналов являются другими выходами устройства, входами которого являются входы блока местного управления и формирователя тестовых 40 сигналов, Кроме того, блок местного управления содержит триггеры, элементы

И-НЕ, дополнительные элементы И, дополнительный элемент НЕ, регистр 45 числа, регистр адреса и последовательно соединенные элементы задержки, выходы которых подключены к одним из входов триггеров, причем выходы первого и второго триггеров соединены с одними из входов элементов И-НЕ, выходы третьего триггера подключены к одному из входов первого дополнительного. элемента И, входы второго дополнительного элемента

Й соединены с выходами элементов, И-НЕ, один из входов третьего дополнительньго элемента И подключен к выходу дополнительного элемента НЕ, а выход - к другому входу четвертого триггера, одни из входов регистра . 60 адреса и регистра числа и входы дополнительного элемента НЕ и одного из элементов задержки объединены и являются одним из входов блока, другими входами которого являются дру- 65 гие входы первого, второго и третьего триггеров, элементов И-НЕ, перво-. го и третьего дополнительных элементов И, регистра адреса и регистра числа, выходами блока являются выходы первого и второго дополнительных элементов И, третьего триггера, регистра числа и регистра адреса.

На фиг. 1 схематически изображено запоминающее устройство; на фиг. 2 — блок местного управления; на фиг. 3 — формирователь тестовых сигналов.

Запоминающее устройство содержит фиг. 1) и-разрядные блоки 1 памя)ти,.организованные в матрицу, состоящую из строк и j столбцов, формирователь 2 тестовых сигналов, блок 3 местного управления, первую

4, вторую 5 и третью 6 группы элементов И, мультиплексор 7,,схему 8 сравнения, группы элементов ИЛИ 9; разрядный первый регистр 1д, j — разрядный второй регистр 11, 10, j --разрядный второй регистр 11, ос N-разрядный третий регистр 12 (где Ъ вЂ” количество слов в блоке 1 памяти ), первый 13, второй 14, третий 15 и четвертый элементы И 16, дешифратор 17, элемент HE 18, пятый элемент И 19, элемент ИЛИ 20, группу элементов НЕ 21, входы 22-28 и выходы 29-38.

Блок 3 местного управления содержит (фиг. 2) элементы 39, 40 задержки, первый 41, второй 42, третий 43 и четвертый 44 триггеры, первый 45 и второй 46 элементы И-ЙЕ, первый

47, второй 48 и третий 49 дополни тельные элементы И, допоЛнительный элемент НЕ 50, регистр 51 числа, регистр 52 адреса, делитель на резисторах 53 и 54.

Формирователь 2 тестовых сигналов (фиг. 3) содержит блок 55 микропрограммного управления, постоянный накопитель 56, счетчик 57 адреса, пятый триггер 58, четвертый дополнительный элемент И 59, дополнительный элемент 60 задержки и генератор 61 синхроимпульсов.

Устройство работает в двух режимах.

В рабочем режиме в цикле записи по сигналам "Обращение" и "Запись", поступающим на вход 22, блок 3 вырабатывает сигнал "Запись", обеспечивает прием информации и адреса на регистры 51 и 52 из процессора и их выдачу на соответствующие входы блоков 1.

В цикле считывания по сигналам

"Обращение" и "Считывание" блок 3 вырабатывает сигнал "Строб считывания", обеспечивает прием адреса на регистр 52 иэ процессора и его выдачу на адресные входы блоков 1 памяти. Считанное слово через мультиплек1005192

Оьозначени тестового слова (МТ1

МТ2

МТЗ.Таблица 2

Номер такта

Адрес: 0

NT1 МТ2 МТЗ

NT2 МТЗ МТ1

МТЗ МТ1 ИТ2 сор 7 выдается на выход 29 устройства.

В режиме диагностирования в устройстве.проводится циклическая перезапись и считывание по всем адресам .набора тестовых слов; пример которых для разрядности, слова, равной 8, приведен в табл. 1.

Т а б л и ц а 1

1 1 0 0 1 1 0 0 15

0 1 1 0 0 1 1 0

1 0 1 1 0 0 1 1

Перед началом диагностирования по входу 25 поступает сигнал "Сброс", обнуляющий регистры 10-12 и устанавливающий единичный уровень на вы- 40 ходе триггера 58.

По сигналу "Диагностика", поступающему из процессора по входу 25, запускается генератор 6Ii который 45 формирует сигнал опроса блока 55 и сигнал внутренней синхронизации иа выходе элемента И 59. По переднему фронту этого сигнала происходит обращение к накопителю 56 по адре50 .су, сформированному на выходах блока 55. Считанная микрокоманда определяет тестовое слово, адрес следующей микрокоманды.и вид цикла.

Одновременно на.выходе элемента 60 задержки (время задержки определяется циклом обращения к накопителю 56 ) формируется сигнал ".Обращение", поступающий на вход 22 блока 3, а на счетчике 57 определяется начальный адрес обращения к запоминаю- 60 щему устройству.

Синхронизация работы формирователя 2 и контролируемых блоков 1 памяти осуществляется с помощью единичного сигнала конец цикла", вы- 65

Тип цикла (запись или считывание ), адрес и набор тестовых слов задаются формирователем 2. Количество тестовых слов должно быть не менее трех для определения отказов адресных шин, так как в этом случае по адресам, кратным 2, записываются разйые тест-слова.

В каждом такте работы устройства осуществляется запись и считыва:ние последовательности тестовых слов, причем в.каждом последующем такте осуществляется запись тестовой последовательности, циклически сдвинутой на один адрес до достижения первоначального положения. Алгоритм работы устройства при количестве адресов, равном 8, иллюстрируется таблицей 2.

МТ1 МТ2 MTÇ МТ1 МТ2

МТ2 МТЗ МТ1 МТ2 МТЗ

NT3 МТ1 NT2 МТЗ МТ1 рабатываемого блоком 3 и поступающего на вход триггера 58.

Цикл записи в режиме. диагностирования не отличается от цикла записи в рабочем режиме.

При считывании на одни входы-схемы 8 сравнения подается образцовое тест-слово из формирователя 2, а на другие входы через мультиплексор 7 считываемая иэ блоков 1 памяти информация. Схема 8 сравнения выдает на выход "1" в разрядах, где произошло несравнение; и-разрядные группы выходов схемы 8 сравнения соединены со входами элементов ИЛИ 9, н если в группе есть хотя бы одна

"1", то в разряд регистра 10, соответствующий данной группе (или блоку

1 памяти), записывается "1". Одновременно элемент И 19 также вырабатывает сигнал "1" и в регистр 11 записывается адрес блоков 1 памяти,,образующих одно слово (столбец блоков памяти ), а в регистр 12 - полный . адрес слова, в котором произошел отказ. Определение отказавшего блока памяти по содержимому регистров

10, 11 и 12 после прохождения теста реализуется согласно табл. 3, Действительные результаты дешиф1005192

Таблица 3

Содержимое регистров

Отказавший блок

Регистр 10

Регистр 11

Регистр 12

Есть нули

Блоки 1 памяти

Есть нули

Безразлично

Адресная часть блока 3 (первые адресные выходы) Все единицы

Есть нули

Все единицы

Адресная часть блока 3 (вторые адресные выходы) Безразлично

Есть нули

Все единицы. Информационная часть блока 3

Безразлично

Все единицы

Есть нули

Схема выработки сигналов управления блока 3

Все единицы

Все единицы

Все единицы формула изобретения рации на выходах 30-32, 34-38 идентифицируются сигналом "Конец диагВ табл. 3 указаны значения прямых выходов соответствующих регистров. В каждой строке задаются условия, которые должны выполняться одновременно.

Содержимое регистров аналиэиру- З5 ется на элементах И 13-16 с последующей дешифрацией дешифратором

17 в соответствии с табл. 3. Если в устройстве не обнаружено неисправностей, то все инверсные выходы 4Р .регистра 11 равны 1" и элемент

И 15 через элемент HE 18 выдает запрет на дешифратор 17, обеспечивая нулевое состояние всех выходов.

При отказе блоков 1 памяти возбуж-45 дается выход 34, сигнал "1" на этом выходе разрешает выдачу содержимого регистра 10 и регистра 11, составляющих номер отказавших блоков 1, через элементы И 4, 5 на выходы 32,31.

При возникновении неисправности в блоке 3 на одних адресных выходах возбуждается выход 37 устройства и содержимое регистра 12, определяющее номер отказавшего выхода через элементы И 6, выдается иа выход 30; на других адресных выходах возбуждается выход 35; на информационных выходах возбуждается выход 36 устройства и содержимое регистра 10 через элементы И 4 выдается на выход 60

32, определяя номер отказавшего разряда; на выходах управления блока 3 возбуждается выход 38 устройства.

При исправном состоянии запоминающего устройства все выходы уст- 65 ностики", вырабатываемым формирователем 2 на выходе 33. ройства находятся в состоянии логи- ческого "0" °

Таким образом; предлагаемое уст-, ройство по сравнению с прототипом позволяет обеспечить достоверную диагностику в многомодульных запоминающих устройствах и автоматическое определение отказавшего разряда старшего адреса, без увеличения времени диагностирования, при этом объем оборудования, обеспечивающего локализацию неисправностей в запоминающем устройстве, сокращается: например, для разрядности слова 32 и

N=4 экономия составит 21 корпус-микросхем серии K 155.

Экономический эффект от внедрения предлагаемого устройства определяется уменьшением стоимости ремонта многомодульных запоминающих устройств за счет автоматизации процес à их диагностирования.

1. Запоминающее устройство с обнаружением отказов, содержащее блоки памяти, группы элементов И, схему сравнения, одни из входов которой являются одними иэ входов устройства, первый регистр, выходы которого подключены ко входам первого элемента И и одним из входов элементов И первой группы, второй регистр, прямые выходы которого соеди,нены со входами второго элемента И

1005192

10 и одними из входов элементов И вто- " рой группы, а инверсные выходы — со входами третьего элемента И, третий . регистр, выходы которого подключены ко входам четвертого элемента И, причем выходы элементов И групп являются одними из выходов устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены мультиплексор, формирователь тестовых сигналов, группы элементов ИЛИ, дешифратор, пятый элемент И, третья группа элементов И, элемент НЕ, группа элементов HE и блок местного управления, одни из выходов которого подключены 15 ко входам блоков памяти, а другие— к управляющим входам регистров и пятого элемента И, входы мультиплексора соединеиы с выходами блоков памяти, а выходы подключены к другим входам схемы сравнения и являются информационными выходами устройства, выходы схемы сравнения соединены со входами элементов ИЛИ групп, выходы которых подключены ко входам первого регистра и входам элементов НЕ группы, выходы которых соединены со входами пятого элемента И, выход которого подключен ко входам второго и третьего регистров, одни из входов дешифратора соединены с выходами первого, второго и четвертого элементов И, другой вход подключен к выходу элемента НЕ, вход которого соединен с выходом третьего эле.мента И, одни из входов элементов И 35 третьей группы подключены к выходам третьего регистра, другие входы элементов И первой группы подключены к выходу Элемента ИЛИ, одни из выходов дешифратора соединены со входа- 4О ми элемента ИЛИ и другими входами элементов И и второй и третьей групп, другие выходы дешифратора, выходы элементов И третьей группы и выходы формирователя тестовых сигналов являются другими выходами устройства, входами которого являются входы блока местного управления и формирователя тестовых сигналов.

2. устройство по и. 1., о т л и ч а ю щ е е с я тем, что блок местного управления содержит триггеры, элементы И-НЕ, дополнительные элементы И, дополнительный элемент НЕ, регистр числа, регистр адреса и последовательно соединенные элементы задержки, выходы которых-подключены к одним из входов триггеров, причем выходы первого и второго триггеров соединены с одними из входов элементов И-НЕ, выходы третьего триггера подключены к одному из входов первого дополнительного элемента И, входы второго дополнительного элемента И соединены с выходами элементов И-НЕ, одий из входов третьего дополнительного элемента И подключен к выходу дополнительного элемента НЕ, а выход - к другому входу четвертого триггера, одни из входов регистра адреса и регистра числа и входы дбполнитепьного элемента НЕ. и одного из элементов задержки объединены и являются одним из входов блока, другими входами которого являются другие входы первого, второго и третьего триггеров, элементов

И-НЕ, первого и третьего дополнительных элементов И, регистра адреса и регистра числа, выходами блока являются выходы первого и второго дополнительных элементов И, третьего триггера, регистра числа и регистра адреса.

Источники информации принятые во внимание при экспертизе

1. Патент США М 3944800, кл. 235-153, опублик ° 1977.

2. Авторское свидетельство СССР

9 903974, кл. G 11 С 29/ОО, 1980.

1005192

2Ф

82

Я

ES

Я

Г

М

1005192

ВНИИПИ Заказ 1911/71

Тираж 592 Подписное

Филиал ПЛП "Патент", г.Ужгород,ул.Проектная,4