Полупроводниковое запоминающее устройство

 

СОЮЗ СЬЮТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (!9) (И) СЮ 11 С 11/40

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫЛИ

ЫТСОВЖЗ. Я

ОПИСАНИЕ ИЗОБРЕТЕНИЯ I > i .H ABT0PCH0MV СВИДЕТЕЛЬСТВУ (2 1) 3302364/18 24 (22.) 1 9.06,8 1. (46) 30.03.83. Бюл. N» 12 (7 2) Э. Э. Тенк (53) 68 1.3 27. 66(088.8) (56) 1. Авторское свидетельство СССР

No. 788176, кл. g ll С 13./40, 1978.

2. Однокристальная микро-ЯВМ К586

ВЕ1 (бко, 348,497 ТУ 5). (54)(57) ПОЛУПРОВОДНИКОВОЕ ЗАl ПОМИНАЮШЕЕ УСТРОЙСТВО, содержащее накопитель, входы первой группы которого соединены с выходами первого дешифратора, входы второй группы накопителя соединены с выходами второго дешифратора и входами выходного регистра, управляющий вход которого является первым управляющим входом устройства, входы первого и второго дешифрараторов соединены с выходами адресных усилителей, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и снижения потребляемой мощности

О устройства, оно содержит блок элементов

И, формирователи управлякмпих сигналов, первый и второй блоки разрядных ключей, при этом входы блока элементов И соединены с соответствующими выходами одного из адресных усилителей, а выход соединен с первым входом первого фор мирователя управляющих сигналов, входы первого блока разрядных ключей соединены с выходами другого адресного усилителя, а выходы соединены с входами второй группы накопителя; входы второго блока разрядных ключей соединены с выходами первого дешифратора, а выход соединен с вторым входом кажпого из формирователей управляющих сигналов, вход второго формирова геля управляющих сигналов является вторым управляющим входом устройства, первый вход третьего формирователя соеливеи с улреялявяиям Q)

Ф выходом первого блока разрядных ключей, выход первого формирователя управляющих сигналов соединен с управляющим р входом каждого из адресных усилителей, выход второго формирователя соединен с управляющим входом каждого из дешифраторов, выход третьего формирователя соединен с управляющим входом накопителя °

1008791

Изобретение относится к микроэлектронике, а именно к полупроводниковым ин тегральным схемам и может быть использовано при проектировании статических запоминающих устройств (ЗУ) .

Известны динамические ЗУ, которые обладают сравнительно высоким быстродействием и потребляют малую мощность |Я.

Однако для функционирования динами- 10 ческих ЗУ требуется генератор тактовых импульсов. Введение его в кристалл ЗУ приводит к потере основного достоинства динамического ЗУ вЂ” высокого быстродействия из-за разброса технологических и гео- 5 метрических размеров интегральной схемы.

Наиболее близким к предлагаемому яв-. ляется статическое ЗУ, содержащее инверторы Я.

Однако подобные ЗУ потребляют зна-. чительную мощность и обладают недостаточным быстродействием.

Цель изобретения — повышение быстродействия и снижение потребляемой мощности -25

Поставленная цель достигается тем, что .в полупроводниковое запоминающее устройство, содержащее накопитель входы первой группы которого соединены с выходами первого дешифратора, входы второй группы соединены с выходами второго дешифратора и входами выходного регистра, управляющий вход которого является первым управляющим входом устройства, входы первого и второго дешифраторов соединены с выходами адресных усилите35 лей, введены блок элементов И, формирователи управляющих сигналов, первый и второй блоки разрядных ключей, при этом входы блока элементов И соединены с cooT-"

Ветствуюшими выходами одного из адресных усилителей, а выход соединен с первым входом первого формирователя управляющих сит налов, входы первого блока разрядных ключей соединены с выходами другого адресного усилителя, а выходы соединены

45 с Входами второй группы накопителя, входы второго блока разрядных ключей соединены с выходами первого дешифратора, а выход соединен с вторым входом каждо» го из формирователей управляющих сигна- 50 лов, вход второго формирователя управляющих сигналов является вторым управляющим входом устройства, первый

Вход третьего формирователя соединен с управляющим входом первого блоке разРЯДНЫХ КЛЮЧЕЙ с ВЫХОД ПЕРВОГО фОРМИРОВ&теля управляющих сигналов соединен с управляюш пл входом каждого из адресных усилителей выход второго формироР

;вателя соединен с управляющим входом каждого из дешифраторов, выход третьего формирователя соединен с управляющим входом накопителя.

На чертеже приведена электрическая схема запоминающего устройства и форма управляющих импульсов.

Устройство содержит накопитель 1, транзисторы 2 накопителя (ячейки памяти) дешифраторы 3, ключевые 4, нагрузочные

5 транзисторьс дешифраторов, адресные усилители 6, ключевые 7, нагрузочные

8 транзисторы .адресных усилителей, шину

9 пеРвого управляющего сигнала, шину 10 второго управляющего сигнала, шину 11 третьего управляющего сигнала, адресные шины 12, шины 13 строк, шины 14 столбцов, блок 15 выходного регистра> блок 16 элементов И, первый блок 17, разрядных ключей, второй блок 18 разрядных ключей ключевой 19, нагрузочный 20 транзисторы инвертора второго блока разрядных ключей, первый формирователь 21 управляющих сигналов, второй формирователь

22 управляющих сигналов, третий формирователь 23 управляющих сигналов, управляющий вход 24 устройства, вход 25 сброса выходного регистра, шину 26 нулевого потенциала, источник ?7 постоянного питания.

В запоминающем устройстве затворы и истоки нагрузочных транзисторов 5 дешифраторов 3 соединены со стоками соответствующих групп ключевых транзисторов 4, стоки ключевых транзисторов 4 первого дешифратора соединены шинами 13 строк с затворами транзисторов 2 накопителя 1, стоки ключевых транзисторов

2 накопителя l., затворы ключевых транзисторов 4 каждого из дешифраторов 3 соединены адресными шинами 12 со стоками ключевых транзисторов 7, затворами и истоками нагрузочных транзисторов 8 соответствующих адресных усилителей 6, стоки нагрузочных транзисторов 5 и 8 с дешифраторов 3 и адресных усилителей 6 подключены к источниху 27 постоянного питания. Два входе блока элементов И 16 подключены к выходам одного из адресHb!x усилителей 6, а выход — к первому входу первого формирователя 21 управляющих сигналов. Блок 17 разрядных ключей содержит блох элементов ИЛИНЕ (транзисторы 4 и 5) и шину 13 строки с максимально возможным в накопителе числом подключенных к ней затворов транзисторов 2, стоки которых соедине3 10087 ны с соответствующими шинами 14 столбцов, а истоки — с истоками транзисторов

2 накопителя 1. Два входа блока ИЛИНЕ подключены к выходам одного из адресных усилителей 6, а выход блока —. к шине 5

l3 строки блока 17 и первому входу третьего формщювателя 23 управляющих импульсов. Блок 18 разрядных ключей содержит инвертор (транзисторы 19 и

20) и шину 14 столбца с нагрузочным |э транзистором- 6 и максимально возможным в накопителе числом подключенных ,н ней стоков транзисторов 2, затворы которых соединены с соответствующими шинами 13 строк, а истоки — с истоками транзисторов накопителя 2, затвор и исток нагруэочного транзистора 5 блок 18 соединены с шиной 14 столбца, а стохс источником 27 постоянного питания.

Вход инвертора блока 18 подключен к шине столбца, Каждый из формирователей 21-23 управляющих сигналов содержит триггер и дифференцирующую схему, выход которой подключен к одному из входов триггера, другой его вход соеди- д нен с выходом инвертора блока 18. Первый управляющий сигнал (шина 9) с выхода второго формирователя 22 поступает на истоки транзисторов 7 адресных усилителей 6, второй управляющий сигнал 30 (шина 10) с выхода первого формирователя 22 — на истоки транзисторов -4 дешифраторов 3. Третий управляющий сигнал (шина 11) с выхода третьего формирователя 23 поступает на источник транзисто.. ров 2 накопителя 1. Блок 15 выходного регистра содержит триггер и выходной кас

I кад.. Одно из плеч триггера выполнено по схеме ИЛИ-И-НЕ, входы элемента

ИЛИ подключены к каждой из шин столб- 4 цов 14 накопителя 1, триггер имеет вход

25 для установки его в исходное состояние, один из входов триггера подключен к овходу выходного каскада.

Устройство работает следующим об45 с разом.

Во время работы выходного каскада (транзисторы 19 и 20) блоха 15 выходного регистра, а также при отсутствии обращения к ЗУ, осуществляется предзаряд адресных шин 12, шин 13 строк и шин

:L4 столбцов через нагруэочные транзисторы 8 и 5 стоки которых подключены ж источнику 27 постоянного питания. Второй формирователь 22 управляющих сигналов запускается по входу 24. Первый управляющий сигнал 9 подключает истоки транзисторов 7 к шине 26 нулевого по9 | 4 тенциала и тем самым переводит адресные усилители 6 в активное состояние.

В соответствии с кодом адреса на входах

ЗУ один из пары выходов каждого адресного усилителя разряжается. K выходам одного иэ адресных усилителей 6 подключен блок элементов И (16). Блок 16 вырабатывает сигнал запуска первого формирователя 21 управляющих сигналов. Второй управляющий сигнал 10 активизирует работу решифраторов 3 путем подхлючения истоков транзисторов 4 к шине 26 нулевого потенциала. Величина емкости шины строки, а значит и время ее разряда, зависит от кода информации, записанного в ячейках

7 памяти этой строки. Введение в схему

Ы дополн ьной фиктивной | 13 строки {в блоке 17), к которой подключено максимально возможное число затворов активных транзисторов 2 (ячеек памяти), позволяет зафиксировать время, достаточное для разряда любой шины 13 строки накопителя l. Такая фиктивная шина строки совместно с блоком ИЛИНЕ (транзисторы 4 и 5) образуют блок

17 разрядных ключей. Размеры нагрузочного 5 и активных 4 транзисторов блока

17 совпадают с размерами соответствующих транзисторов дешифратора строк. Сигнал с выхода блока L7 запускает третий формирователь 23 управляющих сигналов.

Третий управляющий сигнал l.l активизирует работу накопителя 1 путем подключения истоков транзисторов 2 к шине 26 нулевого потенциала, что создает условия для разряда выбранной шины 14 столб.ца накопителя 1 через выбранную ячейку памяти. Одновременно с разрядом невыбранных шин строк происходит, разряд невыбранных шин столбцов, хоторый может продолжаться до окончания разряда выбранной шины столбца через выбранную ячейку памяти. Величина емхости каждой шины 14 столбца накопителя 1; хотя и в меньшей степени, чем емкость шины строки, все же зависит от кода информации, записанной вячейках памяти,,поэтому блок 18 разрядных ключей выполнен аналогично блоку 17. Он включает шину 14 столбца к которой подключено максимально возможное в накопителе число транзисторов 2, имитирующих ячейки памяти.

Каждая из шин 13 строк накопителя 1 подключена к одному из затворов транзисторов 2. Кроме того, блок 18 содержит нагрузочный транзистор 5 и инвертор (транзисторы 19 и 20).

S l00879l б

Сигналы с выхода блока l8 сбрасывают разбросе технологических и геометричесформярователя 21-23 управлякяцих сиг- ких параметров элементов схемы. B этом палов.При этом ЗУ, за исключением блока . проявляется сходство рассмотренного ЗУ выходного регистра 15, переводится в со статическими устройствами, однако в режим подразряда. Блок выходного регист-З отличие от.. последних, в предлагаемом ра 15 хранит считанную информацию, по- ЗУ в процессе активной работы каскадов ка на его вход 25 не поступит сигнал происходит только разряд емкости нагрузустановки в исходное. состояние (сигнал ки; окончания обращения в ЗУ). Схема блока выходного регистра позИтак, в предлагаемой схеме ПЗУ в 1о воляет исключить из столбцов накопителя цепочке последовательных каскадов, вно- проходные адресные транзисторы. сящих основной вклад в параметр Время выборки, начало активной работы каж- Рассмотренное ЗУ не требует подачи дого каскада с высокой точностью совпа- извне тактовых импульсов, т. е. работает дает с окончанием активной работы пре- >5 как асинхронное устройство. Потребитель дыдуаего каскада в диапазоне изменений может рассматривать его как статичеснапряжения питания, температуры, при кое ЗУ.

1008793.

ВНИИПИ Заказ 2346/62 Тираж:592 Подписное

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4