Цифровой умножитель частоты следования импульсов

 

ЦИФРОВОЙ УМНОЖИТЕЛЬ ЧАСТОВД СЛЕДОВАНИЯ. ИМПУЛЬСОВ., содержащий ренёратрр опорной частоты, делитель час- . тоты, первый, второй и третий счетчики , регистр, дешифратор нуля, схему сравнения, формирователь импульсов и. первыйи второй элементы И, причем выход генератора опорной частоты соединен с входом делителя частота, прямые разрядные выходы третьего счетчика соответственно соединеньа с входами дешифратора нуля, выхоЙ которого соединен с первым входом пер вого элемента И, а выход формирователя импульсов соединен со вторым вхо-. дом первого элемента И, отличают и и с я тем, что,-с целью поклшения точности умножения, в него . : Введены второй формирователь импульсов, второй регистр, второй дешифратор нуля , триггер и элемент ИЛИ, причем входом цифрового умножителя является вход второго формирователя импульсов,.выход которого соедиН1ен с входами начальной установки делителя частоты, г первого и третьего счетчиков, с входами разрешения записи первого и второго регистров и с первым входом элемента ИЛИ, выход целого числа делителя часточы соединен со счетным входом первого счетчика, разрядные выходы которого соответственно соединены с разрядными входгиии первого регистра, выходы остатка делителя частоты соответственно соединены с разрядными входами sTopioro регистра , разрядные выходы первого регистра соответственно соединешл с установочными входами счетчика, разрядные выходы которого соответственно соединены с входами второго дешифратора нуля, выход второго дешифратора нуля соединен с входр первого формирователя импульсов, выход первого элемента И соединен со вторьм входом элемента ИЛИ, выход которого соединен с входом раз:решения записи второго счетчика, хзо счетным входом третьего счетчика, с входом синхронизёщии схемл сравнения и является выходом цифрового умножителя, разрядные выхода второго регистра соответственно соединены Г с 1... К-ым разрядами первой группы входов сх

СООЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

a(SO 6 06 Г 7 68

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВ ГОРСКОМУ СВИДЕТЕЛЬСТВУ

1 с

1Ф, Ю

Ф

М

CO

CA

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3225266/18-24 (22) 29..08.80 .(46), 23. 04 ° 83. Бюл.915 (72) A.З. Пильгун, Ю.Н. Цыбин, Н.A.Макаров и Н.П. Чекалкина (53) 681 ° 325(088.8) (56.) 1. Авторское свидетельство СССР

Р 760420, кл, Н 03 K 5/01, 1978.

2. Авторское свидетельство СССР

9 790099, кл. Н 03 В 19/00, 1978 (прототип). (54)(57) ЦИФРОВОЙ УИНОЖИТЕЛЬ ЧАСТО?Ы

СЛБДОВАНИЯ,ИМПУЛЬСОВ., содержащий генератор опорной частоты, делитель частоты, первый, второй и третий счетчики, регистр, дешифратор нуля, схему сравнения, формирователь импульсов и.первый- н второй элементы И, причем выход генератора опорной частоты соединен с входом делителя частотМ, прямые разрядные выходы третьего счетчика соответственно соединены с входами дешифратора нуля, выход которого соединен с первым входом пер вого элемента И., а выход формирователя импульсов соединен со вторым вхо-. дом первого элемента И, о т л и ч аю шийся тем, что,.с целью повы-шения точности умножения, в негь -. введены второй формирователь импульсов, второй регистр, второйдешифратор нуля, триггер и элемент ИЛИ, причем входом цифрового умйожителя является вход второго формирователя импульсов,. выход которого соединен с входами начальной установки делителя частоты, :первого и третьего счетчиков, с входами разрешения записи первого и второго регистров и с первым входом

„„SU „„1013952 A элемента ИЛИ, выход целого числа делителя частоты соединен со счетным входом первого счетчика,. разрядные выходы которого соответственно соединены с разрядными входами. первого регистра, выходы остатка делителя частоты соответственно соединены с разрядными входами второго регистра, разрядные. выходы первого регистра соответственно соединены с установочными входами второго счетчика, разрядные выходы которого соответст-, венно соединены с входами второго дешифратора нуля, выход второго дешифратора нуля соединен с вхоцом первого формирователя импульсов, выход первого элемента И соединен со вторым входом элемента ИЛИ, выход которого соединен с вхоцом разрешения записи второго счетчика, со счетным входом третьего счетчика-, с.входом синхронизации схемы сравне-. ния и является выходом цифрового умножителя, Разрядные выходй второго регистра соответственно соединены с 1... К-ым разрядами первой группы входов схемы сравнения, прявые и инверсные раэрядныевыходы третьего счетчика соответственно соединены с

К... 1-ым разрядами второй группы вхо дов схемы сравнения,выходкоторой соединен свходом установки в ноль триггера,вход устаиовкив единицутриггера соединен с первым входом второго элемента И и с выходом генератора опорной частоты, прямой выход триггера соединен с вторым входом второго: элемента И, выход которого соединен, с счетным входом второго счетчика.

1O139S2

Изобретение относится к автоматике и вычислительной технике и может быть использовано, в частности, в устройствах проверки точности преобразования угол — код.

Известен умножитель частоты, со5 держащий входной формирователь импульсов, блок управления, первый и второй делители частоты, схему сравнения, первый, второй и третий счетчики, триггер, элементы И, ИЛИ (1).

Недостатком умножителя является отсутствие промежуточного блока памяти кода умножения, в результате чего происходит потеря информации об изменении частоты входного сигна- }5 ла.

Наиболее близким к предлагаемому является цифровой умножитель частоты следования импульсов, содержащий генератор опорной частоты, делитель 2(} частоты, первый, второй и третий счетчики, регистр, дешифратор нуля, схему сравнения, формирователь импульсов и первый и второй элементы

И, причем выход генератора опорной 25 частоты соединен с входом делителя частоты, прямые разрядные выходы третьего счетчика соединены с входами дешифратора нуля, выход которого соединен с первым входом первого элемента И, а выход формирователя . импульсов соединен со вторым входом первого элемента И } 23

Недостатком данного умножителя является недостаточно высокая точ-, 35 ность преобразования, поскольку коррекция выходных сигналов осуществляется лишь в первых и периодах выходного сигнала (И вЂ” погрешность измерения входного сигнала). Кроме того, b связи с неравномерностью коррекции, образуется фазовый сдвиг . выходного сигнала относительно входного внутри периода выходного сигнала.

Целью изобретения является повышение точности умножения частоты.

Поставленная цель достигается тем, что в цифровой умножитель частоты следования импульсов, содержащий генератор опорной частоты, делитель частоты, первый, второй и третий счетчики, регистр, дешифратор нуля, схему сравнения, формирователь импульсов и первый и второй элементы И, причем выход генератора опорной час- 55 тоты соединен с входом делителя частоты, прямые разрядные выходы третьего счетчика соединены с входами дешифратора нуля, выход которого соединен с первым входом первого эле- 6р мента И,а выход формирователя им-. пульсов соединен со вторым входом первого элемента И, введены второй формировательимпульсов,второй регистр, второй дешифратор нуля, триггер и эле65 мент ИЛИ, причем входом цифрового умножителя является вход второго формирователя импульсов, выход которого соединен с входами начальной установки делителя частоты, первого и третьего счетчиков, с входами разрешения записи первого и второго регистров и с первым входом элемента ИЛИ, выход целого числа делителя частоты соединен со счетным входом первого счетчика, разрядные выходы которого соответственно соединены с разрядными входами первого регистра, выходы остатка делителя частоты соответственно соединены с разрядными входами второго регистра, разрядные выходы первого регистра соединены соответственно с установочными входами второго счетчика, разрядные выходы которого соответственно соединены с входами второго дешифратора нуля, выход второго дешифратора нуля соединен со входом первого формирователя импульсов, выход первого элемента И соединен со вторым входом элемента ИЛИ, выход которого соединен с входом разрешения .записи второго счетчика, со счетным входом третьего счетчика, с входом синхронизации схемы сравнения и является выходом цифрового умножителя, разрядные выходы второго регистра соответственно соединены с 1...К-ым разрядами первой группы входов схемы сравнения, прямые и инверсные разрядные выходы третьего счетчика соответст- . венно соединены с К...1-ым разрядами второй группы входов схемы сравнения, выход которой соединен с входом установки в ноль триггера, вход установки в единицу триггера соединен с первым входом второго элемента И и с выходом генератора опорной частоты, прямой выход триггера соединен со вторым входом второго элемента И, выход которого соединен со счетным входом второго счетчика.

На фиг.1 изображена структурная схема цифрового умножителя частоты следования импульсов, на фиг.2 пример выполнения схемы сравнения.

Цифровой умножитель частоты следования импульсов содержит генератор 1 опорной частоты, делитель 2 частоты, первый счетчик 3 (импульсов), первый регистр 4, второй счетчик 5 (импульсов), первый дешифратор б нуля, первый формирователь 7 импульсов, первый элемент И 8, второй дешифратор 9 нуля, третий счетчик 10 импульсов схему 11 сравнения,. второй регистр 12, триггер 13, второй элемент И 14, элемент ИЛИ 15 и второй формирователь 16 импульсов, причем выход генератора 1 опорной частоты соединен с первым входом второго элемента И 14, с входом

101 3952 установки в единицу триггера 13 и с входом делителя 2 частоты, входом

1 умножителя является вход второго формирователя 16 импульсов, выход которого соединен с входами начальной 5 установки делителя 2 частоты и первого и. третьего счетчиков 3 и 10 импульсов, с входами разрешения записи первого и второго регистров 4,12 и с первым входом элемента ИЛИ 15, выход которого является выходом умножителя.

Выход целого числа делителя 2 частоты соединен со счетным входом первого счетчика 3 импульсов, разрядные выходы которого соответственно соединены с разрядными входами первого регистра 4, разрядные выходы первого регистра 4 соответственно соединены с установочными входами второго счетчика 5 импульсов, разрядные выходы которого соответственно соединены с входами первого дешифратора б нуля, выход первого дешифратора б нуля через первый формирователь 7 импульсов соединен со вторым входом первого 5 элемента И 8, выход которого соединен со вторым входом элемЕнта ИЛИ 15, вы-. ходы остатка делителя 2 частоты соответственно соединены с разрядными входами второго регистра 12, разрядные выходы которого соответственно соединены с 1...К-ым разрядами первой группы входов схемы 11 сравнения, прямые и инверсные разрядные выходы третьего счетчика 10 импульсов соответственно соединены с К...1-ым раз- 3$ рядами. второй группы входов схемы

11 сравнения, выход которой соединен. с входом. установки в ноль триггера

13, прямой выход триггера 13 соединен со вторым входом второго эле- 4О мента H 14, выход которого соединен со счетным входом второго счетчика Б импульсов, прямые выходы третьего счетчика 10 импульсов соответственно соединены с входами второго дешифратора 9 нуля, выход которого соединен с первым входом первого элемента И 8, выход элемента ИЛИ 15 соединен с входом разрешения записи второго счетчика 5 импульсов, со счетным входом третьего счетчика 10 импульсов и с входом синхронизации схемы 11 сравнения.

Схема 11 сравнения может, например, содержать К элементов И 17 (по числу разрядов) имноговходовой элемент ИЛИ 18,причем первые входы К элементов И объединены и соединены e входом синхронизации, вторые входы

К элементов И являются первой группой входов схемы 11 сравнения, тре- 60 тьи входы К элементов И являются инверсными разрядами второй группы входов схемы 11 сравнения, остальные 5 -1) входы g-го элемента И (9 =2..К) являются прямыми К... 8-ыми разрядами65 второй группы входов схемы 11 сравнения, где 5 =К-5+2. Выходы К элемен-. тов И соединены соответственно. с К входами многовходового элемента ИЛИ, выход которого является выходом cxema 11 сравнения.

Умножитель работает следующим об- разом.

На входную шину поступает периодический входной сигнал, из которого вторым формирователем 16 импульсов формируются узкие управляющие импульсы, обеспечивающие синхронизацию.ра- боты делителя 2 частоты, счетчиков

3 и 10 импульсов, регистров 4 и 12.

Сигнал генератора 1 опорной частоты через делитель 2 частоты поступает на вход счетчика 3 импульсов, в котором формируется код, пропорциональный периоду входного сигнала.

Этот код записывается в регистр 4 и хранится там в течение периода входного сигнала. В счетчик 5 импульсов записывается код предыдущего периода умножаемой частоты, хранившейся в регистре 4. Для обеспечения надежной работы- умножителя предпочтительно применение реверсивного счетчика 5 импульсов и дешифратора

6 нуля. В этом случае код, перепи-. санный из регистра 4,считйвается до нуля при помощи сигналов генератора

1 опорной частоты, поступающих через элемент И 14 на вычитающий вход счетчика 5, дешифратор 6 нуля формирует сигнал разрешения записи и далее процесс повторяется. Так как на счетчик 3 импульсов поступает сигнал с частотой в Й раз меньшей, чем частоты генератора 1 опорной частоты, то на выходе умножителя формируются импульсы, период следования которых в Й раз меньше периода входного сигнала, частота которого подлежит умножению, т.е. коэффициент умножения и умножителя определяется коэффициентом деления делителя 2 частоты.

По окончании периода входного сигнала в делителе 2 частоты формируется код, пропорциональный ошибке измерения И периода входного сигнала счетчиком 3 импульсов. Этот код записывается в регистр 12. Входным сигналом счетчик 10 импульсов уста- навливается в исходное состояние, а затем считает выходные импульсы устройства. Формирующийся в счетчике 10 К-разрядный код по параллельным шинам подается на вторую группу входов схемы 11 сравнения, на первую группу входов которого поступает

К-разрядный код с регистра 12. На выходе схемы 11 сравнения формируется узкий импульс в момент совпадения К-ro разряда регистра 12 и.1-го разряда счетчика 10 импульсов или

1(f13952 б го осуществляется равномерная коррекция периодов выходного сигнала за первый и последующие периоды входного ая сигнала. При этом в любой точке

5, периода входного сигнала обеспечиваь- ется отклонение реального выходного сигнала устройства от идеального о- . преобразования не более, чем на один и- дискрет,сигнала генератора опорной частоты. ет-1О Синхронизация выходного и входного сигналов, обеспечивающая исключение а фазового набега, осуществляется при помощи дешифратора 9 нуля, элемента

И 8 и элемента ИЛИ 15. Дешифратор 9 оты1з нуля выделяет на счетчике 10 импульсов комбинацию (М-1) состояний, запреТВеТ щает прохождение. сигнала с дешифратора б нуля через элементы И 8, ИЛИ 15 ри на выход умножителя. При этом умно20 житель устанавливается в режим ожидания очередного входного импульса. Очередной М-й импульс через элемент

ИЛИ 15 поступает на выход умножителя и одновременно на счетный вход счетчиты1 25 ка 10 импульсов. Счетчик 10 изменяет свое состояние и дешифратор 9 снимает

"Запрет". с элемента И 8, разрешая прохождение импульсов с первого формирователя импульсов через элемент

ИЛИ 15 на выход умножителя.

При отсутствии входного сигнала счетчик 10 импульсов сосчитывает (М-1)импульс и с дешифратора 9 на элемент И 8 йоступает сигнал запрета прохождения импульсов с первого формирователя 7 импульсов. Сигнал на выхОде умножителя будет отсутствовать до поступления входного сигнала. (K-1)-го и 2-го, или (К-2)-.го и 3разрядов и т.д.

Этот импульс устанавливает триг гер 13 в нулевое состояние, запрещ прохождение импульсов через эле мейт И 14 на вход счетчика 5 импул сов. По заднему фронту следующего импульса генератора 1 опорной част ты триггер 13 устанавливается в ед ничное состояние, обеспечивая прохождение остальных импульсов на сч чик -5 импульсов.

Таким образом, коррекция период выходного сигнала осуществляется .путем запрета прохождения одного импульса генератора 1 опорной част через элемент И 14 на счетчик 5 им пульсов, т.е. путем увеличейия соо ствующего периода выходного сигнал на один импульс опорной частоты. П этом коррекция осуществляется в периодах выходного сигнала за пери входного сигнала. Причем, если коэ фициент умножения 8 =2 и погрешно измерения периода входного сигнала (остаточный код в делителе 2 часто .И=:Bo 2 + B4 2 +...B . 2 +.. ° +8к

О к2", где К - целое число, В„ - зн чение j-ro разряда двоичного числа то осуществляется коррекция каждог

4-го периода, начиная с j--ro, где

N . М

1-В < Э,„,, =0...(g q).

Например, если в делителе 2 частот сформировался код погрешности, рав ный половине дискрета его выходной частоты (Н/2),что соответствует уста новке старшего разряда делителя 2 частоты, например, в состояние логической единицы (Вк „=4) то импульсы со схемы 11 сравнения будут поступать40 на триггер 13 каждый второй период выходного сигнала, начиная с 1-ro., Таким образом, за период выходного сигнала будет скорректировано й)2. периодов выходного сигнала.

„45

При И=1 (&0=1) будет скорректирован .один период выходного сигнала с номером Ц)ь;при #I=2 - два периода .с номерами g}4.и 314 при >- 3 - три периода с номерами 9)Qt hll2 Ъй )4 и т.д,, Таким образом, в цифровом умножителе частоты следования импульсов

Осуществление коррекции периодов выходного сигнала равномерно эа весь цикл преобразования частоты при одновременном исключении фазового сдвига выходного сигнала относительно входного позволяет существенно повысить точность преобразования.

При этом в любой точке периода входного сигнала обеспечивается отклонение реального вйходного сигнала умножителя от идеального преобразования не более, чем на один дискрет сигнала генератора 1 опорной частоты.

1013952

1013952

Составитель В. Гусев

Редактор,Н. Егорова Теехред К.Иыцьо. КорректорС. Шекмар

Заказ 3006/58 Тираж 304 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раущская наб., д. 4/5

Филиал ППП "Патецт", r. Ужгород, ул. Проектная, 4