Оперативное запоминающее устройство с блокировкой неисправных ячеек памяти

 

1. ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С БЛОКИРОВКОЙ НЕИСПРАВНЫХ ЯЧЕЕК ПАМЯТИ, содержащее адресный накопитель, выходы которого подключены к входам усилителей, а входы соответственно к выходам адресного блока и выходам блока записи информации группы регистров, формирователи сигналов, блок.управления, первый регистр, элемент ИЛИ и группы элементов И, причем выходы усилителей подключены к первым входам элементов И первой группы выходы которых соеди .нены с входами регистров первой груп , пы, а вторые входы подключены к стробкрукидему выходу блока управления, установочный, адресный и считывающий. выходы которого соединены с входами , адресногр блока, а выход разрешения считывания подключен и первым входам элементов И второй группы/ первые входы элементов И третьей группы соединены с одними из выходов первого регистра, вход которого подключен к выходу первого формирователя сигналов , первые входы элементов И четвертой группы соединены с выходом разрешения записи блока управления, вьбсод запрета которого подключен к управл}пощему входу блока записи информёщии, вторым входам элементов ,И третьей группы и первым входам элементов И пятой группы, вторые ходы которых соединены с другими выходами первого регистра, а третьи ВХОДЫ - с выходами регистров второй группы, одни из входов которых прд- , ключены к выходам элементов И четвертой группы, первый и вторые входов элементов ИЛИ соединены соответственно с выходами элементов И третьей группы и выходами элементов И пятой группы, выходы регистров третьей группы подключены соответственно к входу первого формирователя сигналов и входу второго формирователя сигнсшов, выход которого соединен с вторыми входами элементов И второй группы, выходы которых и вторые входы элементов И четвертой группы являются соответственно ин- -, формационными выходами, и входами у Л- @ ройства, отличающееся (Л тем, что, с целью повышения надежности устройства, в него введены с: блоки свертки,блок контроля и коррекции , коммутаторы, второй и третий i регистры, первый шифратор, первая группа сумматоров по модулю два, формирователь номера исправной ячейки памяти, ассоциативный накопитель и блок обнаружения некоррек-п тируемых ошибок, причем входы и одни из выходов блока контроля и коррекции подключены соответственно к выходам регистров первой группы и : :. одним из входов первого коммутатора, выходы которого соединены с третьими входами элементов. И второй и третьей групп, входы второго регистра подключены к выходам элементов И первой группы, а выходы - к одним из входов формирователя номера исправной ячейки памяти, другие входы которого соединены с выходами первого формирователя сигналов, другие выходы блока контроля и коррекции подключены к входам третьего регистра , выходы которого соединены с входами блока обнаружения некорректируемых ошибок и входс1ми перво

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11) 9(51) G 11 С 11 00

1: а -11

1 !

ОПИСАНИЕ . ИЗОБРЕТЕНИЯ

М АВТОРСМОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙ (21).3371123/18-24 (22) 29,12.81 (46) 23.04.83. Вюл.Р15 (72) A,Õ. Ганитулин, И.В. Романкив и В.Н. Горшков е (53) 681.327(088.8) .(56) 1. Авторское свидетельство СССР

9 492935, кл. G 11 С 29/00, 1975.

2. Авторское свидетельство СССР

9 515158, кл. G 11 С 11/00, 1976 (прототип). (54)(57) 1. ОПЕРАТИВНОЕ ЭАПОМИНА1ЩЕЕ

УСТРОЙСТВО С БЛОКИРОВКОЙ НЕИСПРАВНЫХ

ЯЧЕЕК ПИИТИ, содержащее адре ный накопитель, выходы которого подключены к входам усилителей, а входы — . соответственно к выходам адресного блока и выходам блока записи информации, группы регистров, формирователи сигналов, блок. управления, первый регистр, элемент ИЛИ и группы элементов И, причем выходы усилителей под ключены к первым входам элементов И первой группы . выходы которых соеди.нены с входами регистров первой груп,пы, а вторые входы подключены к стробирующему выходу блока управления, установочный, адресный и считывающий, выходы которого соединены с входами,: адресного блока, а выход разрешения считывания подключен к первым входам элементов И второй группы, первые входы элементов И третьей группы соединены с одними из выходов первого регистра, вход которого Йодключен к выходу первого формирователя сигналов, первые входы элементов И четвертой группы соединены с выходом разрешения записи блока управления, вьвсод запрета которого подключен к управляющему входу блока записи информации, вторым входам элементов: ,И третьей группы и первым входам элементов И пятой группы, вторые входы которых соединены с другими .выходами первого регистра, а третьи входы — с выходами регистров второй группы, одни из входов которых подключены к выходам элементов И четвертой группы, первый и вторые входы элементов ИЛИ соединены соответственно с выходами элементов И тре- тьей группы и выходами элементов И пятой группы, выходы регистров третьей группы поцключены соответственно к входу первого формирователя сигналов и входу второго формирователя сигналов, выход которого соединен с вторыми входами элементов

И второй группы, выходы которых и вторые входы элементов И четвертой группы являются соответственно информационными выходами и входами убЪ- Е ройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены блоки свертки, блок контроля и коррек- С, цни, коммутаторы, второй и третий регистры, первый шифратор, первая группа сумматоров по модулю два, формирователь номера исправной ячейки памяти, ассоциативный накопитель и блок обнаружения некоррек тируемых ошибок, причем входы и одни из выходов блока контроля и коррекции подключены соответственно к выходам регистров первой группы и одним иэ входов первого коммутатора, выходы которого соединены с третьими входами элементов. И второй и третьей групп, входы второго регистра подключены к выходам элементов И первой группы, а выходы - к одним из входов формирователя номера исправ-: фь ной ячейки памяти, другие входы которого соединены с выходами первого формирователя сигналов, другие выходы блока контроля и коррекции подключены к входам третьего регистра, выходы которого соединены с входами блока обнаружения некорректируемых ошибок и входами перво1014033

ro шифратора, выходы которого подключены к входам первой группы входов ассоциативного накопителя, входы второй группы входов которого соединены с выходами формирователя номера исправной ячейки памяти, а входы третьей группы входов — с выходами адресного блока, входы сумматоров по модулю два первой группы и одни из входов второго коммутатора подключены к выходам элементов ИЛИ, выходы ассоциативного накопителя соединены с другими входами первого и второго коммутаторов, выходы сумматоров по модулю два первой группы и выходы второго коммутатора подключены к входам блока записи информации, входы блоков свертки соединены с выходами элементов И четвертой группы, а выходы — с другими входами регистров второй группы выходы блока обнаружения некорректируемых ошибок являются выходами отказов устройства.

2. Устройство по н.1, о т л и— ч а ю щ е е с я тем„ что блок контроля и коррекции содержит группы сумматоров по модулю два и шестую группу элементов И, причем входы сумматоров по модулю два второй группы являются входами блока, входы сумматоров по модулю два третьей

1

Изобретение относится к вычислительной технике и может найти применение для построения высоконадежной памяти в многопроцессорных системах. -5

Известно запоминающее устройство с блокировкой неисправных ячеек памяти, которое содержит накопитель, .включающий основное и дополнительное поля элементов памяти, первый регистр 10 адреса, дешифратор. адреса, регистр числа, второй регистр. адреса, допол.нительный регистр, схему сравнения, счетчик и блок управления (1).

Недостатком этого устройства является его сложность.

Наиболее близким техническим решением к изобретению является оперативное запоминающее устройство с блокировкой неисправных ячеек памяти, содержащее накопитель, блок усилителей считывания, элементы И, регистры чисел, шины выдачи яисел, блок записи-регенерации, адресный блок, блок управления, дополнительный ре гистр маски, дополнительные элементы И, дополнительные регистры чисел, группы и первые входы сумматоров по модулю два четвертой группы подключены к одноименным . входам сумматоров по модулю два второй группы, выход каждого из которых соединен с первыми вхоцами соответствующих элементов И шестой группы, выход каждого сумматора по модулю два тре тьей группы подключен к второму входу соответствующего элемента И шестой группы, выходы элементов И. шестой группы сбединены с вторыми, входами сумматоров по модулю два ,четвертой группы, выходы которых и выходы сумматоров по модулю два второй группы являются выходами блока.

3. Устройство по пп.1 и 2, о тл и ч а ю щ е е с я тем, что блок обнаружения некорректируемых ошибок содержит первый элемент ИЛИ, элемент несовпадения, элемент ЙЕ и элемент И, выход которого является выходом блока, а входы подключены ,соответственно к выходу второго элемента ИЛИ и к выходу элемента НЕ, вход которого соединен с выходом элемента несовпадения, входы которого и входы второго элемента ИЛИ соответственно объединены и являются входами блока. элементы ИЛИ, блок формирования маски в режиме записи, блок формирования маски в режиме считывания, блок регистров, шину начальной установки, обеспечивающую выдачу сигнала установки в исходное состояние, шину адреса для выдачи сигнала приема адресов, шину считывания, обеспечивающую выдачу сигнала считывания,. шчну стробирования, шину запрета, шину переда» чи для выдачи управляющего сигнала, шину числа, шины приема чисел из арифметического устройства, причем входы накопителя подключены к блоку записи-регенерации и адресному блоку, а выход — к блоку усилителей считывания, входы регистров чисел соединены через элементы И с выходами блока усилителей считывания, выходы блока регистров подключены к входам блоков формирования масок, входы дополнитель кого регистра маски и регистров чисел подключены соответственно к выходам одних дополнительных элементов И и выходам одного из блоков формирования масок, а выхсды через последовательно соединенные другие дополни1014033 тельные элементы И и элементы ИЛИ маторов по модулю ва ф

Улю два, формирователь подключены к входам блока записи- номера исправной я и яче ки памяти, ас-! социативный накопитель и блок обнаНедостатком известного устройст- ружения некорректирующих ошибок, ва является низкая надежность, так причем входы и одн ходы и одни из выходов блока коррекции подключены сооткак оно не способно восстанавливать 5 контроля-и коррек свою работоспособность при отказах ветственно к выхо ам его элементов.

ыходам регистров первой группы и-одним из входов первоЦель изобретения — повышение на-. го коммутатора, выходы которого соедежности устройства. динены с третьими в е ьими входами элементов И

Поставленная цель достигается, l0 И второй и третьей етье групп, входы втотем, что в оперативное запоминаю- рого регистра подключены к выходам щее устройство с. блокировкой неис- элементов И первой группы, а выправных ячеек памяти содержащее ходы — к одним из входов формирова адресный накопитель, выходы которого теля номера исправной яч и подключены к вхо яче ки памяти, к входам усилителей, а 15 другие входы которого соединены с входы - соответственно к выходам ад-. выходами первого формирователя сигресного блока и выходам блока запи- налов, другие выходы блока кон ф Рмации, группы регистров, фор- и коррекции подключены к входам троля мирователи сигналов, блок управле- третьего регистра, выходы кото орои г ппы р регистр, элементы ИЛИ gg го соединены с входами блока обн ру пы элементов И, причем выходы > жения .некорректируемых ошибок и вхоаруусилителей подключены к первым вхо.- дами. первого шифратора, выходы потс-.. дам элементов И первой группы, вы- рого подключены к входам первой групходы которых соединены с входами пы входов ассоциативного накопителя

У. регистров первой группы, а вторые„ 25 входы второй группы входов которого входы подключены к стробирующему соединены с выходами формирователя выходу блока управления, установоч- номера исправной ячейки памяти а адресный и считывающий выходы входы третьей группы входов — с выкоторого соединены с входами адрес» ходами адресного блока, входы сумманого блока, а выход-разрешения счи- торов но модулю два первой группы тывания подключен к первым входам и одни из входов второго комму татора ем тов И второй группы, первые подключены к выходам элементов ИЛИ, входы элементов И.третьей группы выходы ассоциативного накопителя соединены с одними из выходов перво- соединены с другими входами первого го регистра, вход которого подключен и второго коммутаторов; выходы сум:к выходу первого формирователя сиг- 35 маторов по модулю два первой группы налов, первые входы элементов И и выходы второго коммутатора подМТпочетвертой группы соединены с выходом чены к входам блока записи информаразрешения записи блока управления, ции, входы блоков свертки соединеню. выход запрета которого подключен с выходами элементов И четвертой г иУ р ляющему входу блока записи 40 пы, а выходы - с другими входами гр; информации, вторым входам элементов регистров второй группы, вйсоды бдо-, И третьей группы и первым входам ка обнаружения некорректируемых ошизлементов И пятой группы, вторые бок являются выходами отказов устройвходы которых соединены с другими ства. выходами первого регистра, а третьи 45 Кроме того, блок контроля и корреквходы - с выходами регистров второй ции содержит группы сумматоров по группы, одни из входов которых под- модулю два и шестую группу элементов ключены к выходам элементов И чет- И, ричем входы сумматоров по модулю вертой группы, первые и вторые вхо- два второй группы являются входами ды элементов ИЛИ соединены соответ- блока входы сумматоров по модулю

50 к отвеяно с выходами элементов И тре- .два третьей группы и первые входы тьей группы и выходами элементов И сумматоров по модулю два четвертой пятой группы, выходи регистров тре- группы подключены к одноименным вхотьей группы псцключеиы соответствен- . дам сумматоров по мбдулю два вто ой ду первого формирователя группы, выход каждого as которых соеро сигналов и входу второго формирова- 55 динен с первыми входами соответствуютеля сигналов, выход .которого сое- щих элементов И шестой:группы, вы"-. И вто о динен с вторыми входами элементов ход каждой из сумматоров по ьаэду лю .второй группы, выходи -которых и два третьей группы подключен к второвторые. входы элементов И четвертой му входу соответствующего элемента группы являются соответственно - 60 И шестой группы, выходы элементов информационными выходами и входами . И шестой группы. соединены с вторыми устройства, введены блоки свертки, входами сумматоров по модулю два блок контроля и коррекции, коммута- четвертой .группы, выходы которых.и торы, второй и третий регистры, выходы сумматоров по модулю два втоперзый шифратбр, первая группа сум 65 рой группы являются выходами блока.

1014О33

Разряды маски в режиме записи оказываются записанными в соответст.вующие триггеры регистра 10, кото,.65 рые содержат единичные разряды масПри этом блок обнаружения некорректируемых ошибок содержит второй элемент ИЛИ, элемент несовпадения, элемент НЕ и элемент И, выход которого является выходом блока, а входы подключены соответственно к выходу второго элемента ИЛИ и выходу элемента НЕ, вход которого соединен с выходом элемента несовпадения, входы которого и входы второго эле— мента ИЛИ соответственно объединена tG и являются входами блока.

На фиг.1 представлена функциональная схема предлагаемого устройства, на фиг.2 — функциональная схема блока контроля и коррекции на фиг.3— схема блока обнаружения некорректи« руемых ошибок> на фиг.4 — схема формирователя номера исправной ячейки памяти.

Устройство содержит (Фиг.1) адрес-2О ный накопитель 1, усилители 2, первую группу элементов И 3, первую группу регистров 4, вторую группу элементов И 5 с выходами 6, блок 7 записи информации,,адресный блок .,8, обеспечивающий выбор сечения на копителя,.к которому производится обращение, блок 9 управления, первый регистр 10, третью 11 и четвертую.

12 группы элементов И, вторую группу регистров 1.3, пятую группу элементов И 14, группу элементов ИЛИ 15, первый Форми ователь 16 сигналов, . блок 17 контроля и коррекции, второй Формирователь 18 сигналов, первый коммутатор 19, третью группу регистров 20, .второй коммутатор 21, .второй 22 и третий 23 регистры, первый шифратор 24.

На Фиг.1 обозначены установочный

25, адресный 26 и считывающий 27 40 выходы, стробирующий выход 28, в; ход 29 запрета, выход 30 разрешения считывания и выход 31 разрешения записи блока управления, информацион- .ные входы 32 устрой тва. Устройство,45 содержит такие (Фип.1 ) блоки 33 свертки, сумматоры 34 по модулю два, Формирователь 35 номера исправ ! .ной ячейки памяти, ассоциативный ,накопитель 36 и блок 37 обнаружения некорректируемых .ошибок с выходом 38.

Блок 17 контроля и коррекции содержит (фиг.2) первую 39 и вторую

40 группы сумматоров по модулю два

) шестую группу элементов И 41 и тре.тью группу сумматоров 42 по модулю два.

Блок 37 обнаружения некорректируемых ошибок содержит (фиг.3),,элемент

43 несовпадения, элемент НЕ 44, элемент И 45 и первый элемент ЙЛИ 46.

Формирователь номера исправной ячейки памяти содержит (фиг.4) группу элементов НЕ 47, седьмую 48 и восьмую 49 группы элементов И, группу элементов И-НЕ 50, второй шифратор

51 и второй элемент ИЛИ 52.

В каждом сечении накопителя 1 содержится и ячеек памяти, причем ячейки с номерами 1-(и-1)используются для хранения данных, а ячейка памяти с номером И используется для хранения контрольного кода сечения, каждый разряд которого является сумкой по модулю два одноименных разрядов ячеек памяти с номерами от 1 до(и",Ц где И 1 1 — целое число.

В каждой ячейке памяти сечения разряды с номерами от 1 до (l" -2 ) используются для хранения данных, разряд с номером (1" -1) предназначен для хранения признака занятости, принимающего значение равное "1", если в этой ячейке записана информация, и "0" — в противном случае, Разряд с номером И используется для хранения контрольного разряда, представляющего собой сумму по модулю два всех разрядоь ячейки с номерами вт

1. до (v -1) .

Устройство работает следующим образом.

При поступлении в блок 9 сигнала

"Обращение" обеспечивается следующая последовательность работы блоков устройства.

По сигналу с выхода 25 блока 9 осуществляется гашение предшествующей информации в регистрах 4,l0,13, 20, 22 и 23 и в блоке 8.

По сигналу с выхода 26 блока 9 в блок 8 производится прием адреса сечения накопителя 1, в регистры

20 — прием кодов маски для считывания и записи.

При появлении сигнала на выходе

27 блока 9 сигнала блоком 8 выполня-. ется считывание содержимого всех ячеек соответствующего сечения накопителя 1. К этому моменту времени оказывается сформированными с помо-,. щью формирователей 16 и 18 маски для записи и считывания, соответст-; венно. Разряды маски в режиме записи формируются формирова елем

16 так, что в j-й (где 1 И)триггер регистра 10 заносится единица, если в 5 -ю ячейку памяти выбранного сечения накопителя 1 надлежит записать число, поступающее по входам

32 в g -й регистр 13, Соответствую щий триггер регистра 10 остается в нулевом состоянии, если в -ю ячейку памяти выбранного сечения накопителя 1 надлежит записать информацию с j --го регистра 4, т.е. регенерировать считанную ранее информацию.

1014033 ки и подготавливают к работе соответствующие элементы И 14. Одновременно со считыванием информации из накопителя 1 сигналом, снимаемым с выхода 31 блока 9, разрешается прием в регистры 13 Множества чисел, подлежащих записи в накопитель 1 с одновременной сверткой их на блоках 33 и занесением полученных контрольных кодов в соответствующие разряды регистров 13. 10

При появлении на выходе 29 сигнала запрета производится передача данных через элементы ИЛИ 15 на коммутатор 21. Причем на коммутатор

21 из накопителя 36 поступает нулевой код. Каждый разряд записываемых данных проходит на выход коммутато-. ра 21, а затем в блок 7. Из блока

7 производится запись данных в накопитель 1 ° Одновременно сумматоры

34 формируют контрольный код сечения, который также записывается через блок 7 в накопитель 1 в ячейку памяти с номером и

Выдача считанных из накопителя

1 чисел производится через элементы И 5 по управляющему сигналу, формируемому на выходе 30 блока 9 одновременно с сигналом запрета.

Подготовка к работе соответствующих элементов h 5:oñóùåñòâëÿåòñÿ с помощью выходных сигналов формирователя 18 в режиме считывания.

При возникновении одиночной.ошибки при считывании данных из ячейки памяти выбранного сечения накопите,ля 1 она обнаруживается блоком 17 ..и фиксируется в соответствующем разряде регистра 23. Обнаружение .ошибки производится с помощью сумма торов 39 (фиг.2)- В блоке 37 прове- 40

1 ряется кратность возникшей ошибки. Поскольку возник одиночный отказ, .из регистра 23 на входы элементов

ИЛИ 46 (фиг.З)и элемента 43 несовпа-. дения поступает код, содержащий все- 45 го одну "1". На выходе этих элементов появляются единичные сигналы.

Единичный сигнал с выхода элемента

43 несовпадения поступает через элемент НЕ 44 на второй вход элемента ц

И 45 и закрывает его. Сигнал о на- личии некорректируемой ошибки на выход 38 не выдается. Далее шифратор

24 формирует номер отказавшей ячейки памяти, который поступает в накопи-. тель 36 и запоминается в нем. Кроме того, номер отказавшей ячейки памяти разрешает запись в накопитель 36 адреса выбранного сечения, который поступает из блока 8. К .этому времени формирователем 35 Формируется номер исправной ячейки памяти, кото,рая может использоваться для подме,ны отказавшей ячейки памяти в этом сечении накопителя 1. Этот номер

:записывается в накопитель 36. Номер б5 исправной ячейки памяти для подмен. формируется на основании информации, поступающей из регистра 22 и формирователя 16 в режиме записи.

Формирование номера исправной ячеЦ ки памяти происходит следукщим образом.

По y --oMy .входу первой группы входов формирователя 35 поступает одиночный сигнал, если -я ячейка выбран». ного сечения свободна, а по -му входу второй группы входов поступает единичный сигнал с формирователя

16, если в j --ю ячейку надлежит:записать новые данные, поступающие по входам 32. В этом случае j -ю ячейку памяти для подмены отказавшей испольэовать нельзя, это обеспечивается подачей íà j -й элемент И 48 (фиг.4) нулевого сигнала с выхода элемента НЕ 47. Если в y †-.. ю ячейку. памяти нет записи новых данных, в этом случае единичный сигнал с вы-. хода элемента И 48 поступает на первый вход j --го элемента И-НЕ 50. Наличие на двух входах элементов И-НЕ ,50 единичных сигналов приводит к по явлению нулевых сигналов на их выходах и блокировке элементов И 49, при. чем подача нулевого сигнала на адин вход одного из элементов И-НЕ 50 вызывает блокировку других элементов И-НЕ

50, имеющих больший порядковый нЬмер (на фиг.4 порядковые номера элемен-: тов И-HE 50 возрастают снизу вверх) °

Таким образом элемент И-НЕ 50 с меньшим порядковым номером забло-. кирует все остальные элементы И-НЕ

50, находящиеся выше его,Одновременно нулевой сигнал с выхода этого эле. мента И-НЕ 50 поступает на шифратор

51 с выхода которого номер исправной ячейки-памяти, выцеляемой для падме™ ны, поступает на выходы формирователя 35.

Выдача считанных из. накопителя

:чисел после коррекции в блоке 17 производится через коммутатор 19 и соответствующие элементы И 5.

Причем коррекция ошибки в блоке

17 производится следующим образам.

С помощью сумматоров 39 определяатсй ячейка памяти, в которой возник отказ. На выходе соответствующего сумматора 39 при этом будет код "1".

Отказавший разряд ячейки памяти находится с помощью сумматоров 40, на выходе одного из которых будет код.

"1". Сигналы с выходов сузяаторов

39 и 40 поступают на входы элементов И 41 ° При этом на входы одного из элементов И 41, соответствующего.отказавшему разряду ячейки памяти, поступают две "1". На выходе этого элемента И 41 появляется кад

"1", который поступает на соответст. вующий сумматор 42 и за счет этого

9 1О14ОЗЗ производится инвертирование искаженного разряда ячейки памяти.

Запись чисел, принятых в устройство и находящихся в соответствующих регистрах 13, и регенерация содержимого тех ячеек памяти выбранного сечения накопителя 1, содержимое которых было занесено в соответствующие регистры 4, осуществляется следукзцнм образом.

Скорректированная блокам 17 контроля и коррекции инФармацня через элементы И 11, элементы ИЛИ 15, коммутатор 21 и блок 7 записывается в исправную ячейку памяти, номер ко» торой. находится в накопителе 36, а в отказавшую ячейку памяти операционная система заносит такую инфор-> мацию, которая при последующих считываниях не воспринимается блоком

17 как ошибочная.

Запись чисел,: находящихся в регистрах 13 осуществляется через эл

Менты И 14, элементы ИЛИ 15, коммутатор 21 и блок 7 в накопитель 1.

При последующих считываниях данного сечения накопителя 1 в коммутаторе 19 производится перестановка ,считанных данных из подменяющей исправной ячейки памяти в ае разряды сечения, которые соответствуют отказавшей ячейке памяти.

При этом потребителю данных не требуется производить переадресацик

5 с целью исключения обращения к отказавшей ячейке памяти., При возникновении отказа еще в одной ячейке памяти считываемого се чения накопителя 1 блоком 17 произ

10 водится коррекция данных в ней, но подмена этой второй отказавшей в считываемом сечении ) ячейки памяти не производится.

При возникновении одновременна отказов двух ячеек памяти блок 37

Формирует на выходе 38 сигнал "Отказ"..Таким образом, в устройстве осуществляется подмена одной отказавшей ячейки памяти и коррекция данилах .второй отказавшей ячейки памяти считываемого сечения накопителя 1. Это обеспечивает повышение достоверности считываемых данных.

Технико-экономическое преимущест во предлагаемого устройства заклю-! чается в более высокой по сравнению с йзвестным надежности

1024033

Фиг.2

1014033

ВНИИПИ Заказ 3028/62 Тираж 92 Подписное

Филиал ППП "Патент", г. Ужгород,ул.Проектная,.4