Устройство для извлечения квадратного корня

 

.СОЮЗ COBFTCHHX СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

А у 5р G 06 F 7/552! (21) 3301258/18-24 (22) 18 06.81 .(46) 30.04.83. Бюл. и 16 - . (72) А.И. Стасюк (71) Киевский ордена Трудового Красноrо Знамени институт инженеров гражданской авиации (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР и 714394, кл. 0 06 Р 7/552, 1977.

2. Авторское свидетельство СССР

И 857981, кл. G 06 F ?/555, 1979 (прототип) .. (54) (57) 1. УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАДРАТНОГО KOPHR, содержащее два сумматора и элемент ИЛИ, о т л ич в ю щ е е с я тем, что, с целью расширения функциональных возможностей путем извлечения квадратного коркя из суммы квадратов операндов, устройство содержит блок формирования слагаемых, сумматор-вычитатель, два регистра сдвига, распределитель импульсов, .блок формирования вычитаемого, блок формирования сигнала удвоения, блок анализа, причем входы операндов устройства соединены с группами информацибнных входов блока формирования слагаемых, выходы блока формирования слагаемых и выход первого регистра сдвига соединены с входами первого сумматора, выходы разрядов которого соединены с первой группой входов блока формирования сигнала удвоения и первой группой информационных входов сумматора-вычитателя, .выходы переноса первого сумматора соединены с входами элемента ИЛИ, выход второго сумматора соединен с выходом устройства и с информационными входами второго регистра сдвига

ÄÄSUÄÄ 3015378 и блока формирования вычитаемого, выходы которого соединены с второй группой входов блока формирования сигнала удвоения и с второй группой информационных входов сумматора-вы- читателя, выходы разрядов которого соединены с входами разрядов. первого регистра сдвига, управляющий вход которого соединен с первым управляющим входом устройства и входом распределителя импульсов, выходы которого соединены с управляющими входами блока формирования слагаемых и блока формирования вычитаемого, второй управляющий вход устройства со" единен с управляющим входом второго регистра сдвига, при этом блок анализа содержит триггер, сумматор по мо" рулю два, элемент И, элемент ИЛИ, выход блока формирования сигнала, удвоения соединен с первым управля)ющим входом сумматора-вычитателя и первыми входами элемента И и сумматора по модулю два блока анализа, выход элемента. ИЛИ соединен с sxo-. дом младшего разряда второго сумматора и первым входом элемента ИЛИ блока анализа, выход триггера блока анализа соединен с вторыми входами сумматора по модулю два и элементов И и ИЛИ блока, анализа, выход переноса сумматора-вычитателя соединен с первым входом триггера блока анализа, другой вход которого подключен к первому управляющему входу устройства, выход элемента И блока анализа соединен с входом младшего разряда второго сумматора, выход сумматора по модулю два блока анализа соединен с входом младшего разряда второго регистра сдвига, выход элемента ИЛИ

15378

10 блока анализа соединен с вторым уп" равляющим входом сумматора-вычитателя.

2. Устройство по и. 1, о т л им а ю щ е е с я тем, что блок формирования сигнала удвоения содержит два узла приоритета, группу элементов И и элемент ИЛИ, причем пер-. вая группа входов блока соединена с входами первого узла приоритета, вторая группа входов блока соедине-. на с входами второго узла приоритета, одноименные выходы первого и второго узлов приоритета соединены с входами соответствующих элементов И группы, выходы которых соединены с входами элемента ИЛИ, выход которого являетсв выходом блока.

3. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок формирования вычитаемого содержит элементы И, ИЛИ, сумматоры по модулю два, причем выходы элементов И 4-й группы соединены с входами 1-го элемента ИЛИ (i = 1,...,й -1; и - коли" чество управляющих входов; h=rn+I;

@и- разрядность результата ), первый управляющий вход блока подключен к входу первого элемента. ИЛИ, 1-й управляющий вход блока (= 2,..., и -1) соединен с первым входом (j -g)"го элемента И (-й группы (я, = 1,...,,и-2 1, первым входом (j-1 )-го сумматора по.модулю два и входом () +1)го элемента ИЛИ, и -й управляющий вход блока соединен с первыми входами (и-+x элементов И j-x групп соответственно и первым входом (й-1)-ro сумматора по модулю два, f -й информационный вход блока (9,= й-1) подклю чен к вторым входам(п-Р )-х элементов

И групп с первой no f -ю, выход первого элемента И каждой группы подключен к второму входу соответствующего сумматора по модулю два„- выход которого соединен с входом последующего элемента ИЛИ, первый выход бло-. ка соединен с шиной- нулевого сигнала, выходы блока с второго по(п+1)-й соединены с выходами элементов ИЛИ с первого по и -й соответственно, (n +2)-й выход блока подключен к 6 -му управляющему входу блока. 1. Устройство по и. 1, о т л ич а lo щ е е с я тем, что блок формирования слагаемых содержит k вычислительных узлов (М - количество слагаемых ), каждый из которых содержит эле" менты И и ИЛИ, причем входы каждого

: элемента И первой группы соединены с последующим информационным входом соответствующей группы входов блока и последующим управляющим входом бло .ка, выход каждого элемента И первой группы. соединен с первыми входами соответствующих элементов ИЛИ первой и второй групп,: второй вход каждого элемента ИЛИ первой группы соединен с выходом последующего элемента ИЛИ первой группы и первым входом последующего элемента И второй группы, : третий вход первого элемента ИЛИ первой группы соединен с первым управляющим входом блока, второй вход каждого элемента И второй группы со" единен с соответствующим информационным входом соответствующей группы, выходы первого и второго элементов И второй группы соединены соответственно с первым и вторым выходами данного вычислительного узла,.выходы элементов И с третьего по р-й (р-.разрядность слагаемых ) соединены с вторыми входами элементрв ИЛИ второй группы с первого по (р-2)-й, выходы элементов ИЛИ второй группы являют- . ся последующими выходами данного вычислительного узла блока.

5, 1

Изобретение относится к вычислительной технике и может быть применено в качестве спецпроцессора в ком» плексе с цифровой вычислительной ма-, шиной или в специализированных вычислительных устройствах для опера-. тивного вычисления корня квадратного из суммы квадратов К чисел.

Известно устройство для извлечения квадратного корня, содержащее два счетчика, элементы И и счетный триг гер, дешифратор нуля и элемент задержки, причем первый и второй входы пер-. вого элемента И соединены соответственно с входом устройства и с вы ходом счетного триггера, а выход3 1015 со счетным входом первого счетчика (1).

Недостатком известного устройства являются ограниченные функциональные воэможности, определяемые тем,s что в устройстве извлекается корень квадратный. только одного числа.

Наиболее близким к предлагаемому является устроиство для извлечения квадратного корня, содержащее (n-1)

Группу сумаФоровр rpynny суммато ров по модулю два, группу элементов ИЛИ, группу элементов НЕ, .(n-2) дополнительные группы из (п-1.-1) сумматоров по модулю два в каждой и .группу из (n-2).элементов И, причем выход каждого . -ro (J = 1.,2,...,п-.

-1+1) одноразрядного сумматора (.1+1)го сумматора {1 = 1,2,...,n-1) соединен с первым входом (j = 1)-ro одно- 30 разрядйого сумматора 1-ro сумматора, а: второй вход первого одноразрядного сумматора 1"го сумматора соединен с выходом переноса первого одноразрядного сумматора (1+1)-й группы (2 ). 3s

Недостатком известного устройства являются ограниченные функциональные возможности из-за того, что в устройстае не извлекается корень из суммы квадратов операндов. 30

Цель изобретения - расширение функ.циональных возможностей путем извлечения квадратного корня из.суммы квад.ратов операндов.

Указанная цель достигается тем, что устройство для извлечения квад3S ратного корня, содержащее два сумматора- и элемент ИЛИ, содержит блок формирования слагаемых, сумматор-вы-. читатель, два регистра сдвига, рас40 пределитель импульсов, блок формиро1 вания вычятаемого, блок формирования сигнала удвоения, блок анализа, причем входы операндов устройства соединены с грурпами информационных входов блока формирования слагаемых, -выходы блока формирования слагаемых и выход. первого регистра сдвига соединены с входами первого сумматора, выходы разрядов которого соединены с первой группой входов блока формирования сигнала удвоения и первой группой информационных входов сумматора-вычитателя, выходы перено;са первого сумматора соединены с входами элемента ИЛИ, выход второго SS сумматора соединен с выходом устройства и с информационными входами, второго регистра сдвига и блока формирования вычитаемого, выходы которого соединены с второй группой входов блока формирования сигнала удвоения и с второй группой информационных входов сумматора=вычитателя, выходы разрядов которого соединены с входами разрядов первого регистра сдвига, управляющий вход которого соединен с первым управляющим входом устройства и входом распределителя импульсов, выходы которого соединены с управляющими входами блока формирования слагаемых и блока формирования вычитаемого, второй управляющий вход устройства соединен.с управляющим входом второго регистра сдвига, при этом блок анализа содержит триггер, сумматор по модулю два, элемент И, элемент ИЛИ, выход блока формирования сигнала удвоения соединен с первым управляющим входом сумматора-вычитателя и первыми входайи элемента И и сумматора по модулю.два блока анализа, выход элемента ИЛИ соединен с входом младшего разряда .второго сумматора и первым входом элемента ИЛИ блока анализа, выход триг" гера блока анализа соединен с вторы- ми входами сумматора по модулю два и элементов И и ИЛИ блока анализа, выход переноса сумматора-вычитателя соединен с первым входом триггера блока анализа аоугой вхоа которого под) ключен к первому управляющему входу устройства, выход элемента И блока анализа соединен с входом младшего разряда второго сумматора, выход сумматора по модулю два блока анализа соединен с входом младшего разряда второго регистра сдвига, выход элемента ИЛИ блока анализа соединен с вторым управляющим входом сумматора-вычитателя.

Блок формирования сигнала удвоения содержит два узла приоритета, группу элементов И и элемент ИЛИ, причем первая группа входов блока соединена с входами первого узла приоритета, вторая группа входов блока соединена с входами второго узла при" оритета, одноименные выходы первого и второго .узлов приоритета соединены с входами соответствующих элементов И группы, выходы которых соединены с входами элемента ИЛИ, выход которого является выходом блака.

Блок формирования вычитаемого со,держит элементы Й, ИЛИ, сумматоры по модулю два, причем выходы элементов И

1015378 d рыми входами элементов ИЛИ второй группы с первого по (р-2 )-й, выходы элементов ИЛИ второй группы являются последующими выходами данного вычислительного узла блока.

На фиг. 1 представлена схема уст-, ройства для извлечения квадратного корня для случая, когда К=4; .на фиг. 2 - схема блока анализа.; на о-30 фиг,. 3 - схема блока формирования вычитаемого; на фиг. 4 - схема блока формирования сигнала удвоения; на фиг. 5 - схема К-го вычислительного узла блока формирования слагаемых.

1 Устройство для извлечения квадратного корня содержит два сумматора 1 и 1, элемент ИЛИ 2, блок 3 ана лиза, сумматор-вычитатель 4, два регистра 5„ -5 сдвига, распределиы о тель 6 импульсов, блок 7 формирования вычитаемого, блок 8 формирования сигнала удвоения, блок 9 формирования слагаемых, К входных шин 1О ) од (j = 1,2,...,n), выходнУю шинУ (выgg .ход) 11, первый управляющий вход 12 и второй управляющий вход 13. Блок 9 формирования слагаемых выполнен, например, из к-вычислительных узлов 14, 1-й группы соединены с входами i-го элемента ИЛИ (i= 1;..., п-1; n — ко личество управляющих входов; n= — m+1 m — разрядность результата) первый управляющий. вход олока под.ключен к входу первого элемента ИЛИ

)-й управляющий вход блока (j = 2,. и-1) соединен с первым входом (j-q) го элемента И q-й группы (q = 1,... п-2), первым входом (j-1)-го суммат ра по модулю два и входом (j+1)-ro элемента ИЛИ, и-й управляющий вход блока соединен с первыми входами (и-1)-х элементов И i õ групп соответственно и первым входом (n-1)-ro сумматора по модулю два, f-й информационный вход блока (= и-1) подключен к вторым входам (n-Р) -х элементов И групп с первой по R-ю, выход первого элемента И каждой групп подключен к второму входу соответствующего сумматора по,модулю два, выход которого соединен с входом по . следующего элемента ИЛИ, первый вых блока соединен с шиной нулевого сиг нала, выходы блока с второго по (и+1)-й соединены с выходами элементов ИЛИ с первого по и -й соответ ственно, (n+2)-й выход блока подключен к й-му управляющему входу бло-1ЗО ка.

Блок формирования слагаемых содержит. к вычислительных узлов (к - количество слагаемых ), каждый из которых . содержит группы И и ИЛИ, причем вхо- И ды каждого элемента И первой группы соединены с последующим информацион" ным входом соответствующей группы входов блока и последующим управляющим входом блока, выход каждого элемен- 4о та И первой группы соединен с первыми входами соответствующих элементов ИЛИ первой и второй групп, второй вход каждого элемента ИЛИ первой группы соединен с выходом последующего эле- 4 мента ИЛИ первой и первым входом последующего элемента И второй группы, третий вход первого элемента ИЛИ первой группы соединен с первым управляющим входом блока, второй вход каждого элемента И второй группы соединен с соответствующим информационным входом соответствующей группы, вымоды первого и второго элементов И второй группы соединены соответственна с первым и вторым выходами данного вычислительного узла, вы:оды элементов И с третьего по р-й (, р - раз" рядность слагаемых ) соединены с вто"

Блок 7 формирования вычитаемого выполнен, например, из элементов И 15, элементов ИЛИ 16 и сумматора. 17 по модулю два. Выходы элементов И 15 i-й группы соединены с входами i-го элемента ИЛИ 16 (i= 1,2,...,n-1, и количество управляющих входов). Первый, управляющий вход блока 7 формирования вычитаемого подключен к входу первого элемента ИЛИ 16, j-й управляющий вход блока. 7 (j 2,3,..., п-1) соединен с первым входом (i q)го элемента И 15 q-й группы (q =

= 1,2» ...n-2), первым входом (j-l) го сумматора 17 по модулю два и входом (j +1)-го элемента ИЛИ 16, n"й управляющий вход блока 7 соединен с первыми входами (n-1) элементов

И 15 i-x групп соответственно и первым входом (и "1.)"го сумматора 17 по модулю два. Каждый Й-й информационный вход блока (g = n-1) подключен ко вторым входам (и-Д)-х элементов И 15 групп с первой по 3-ю. Вы" ход первого элемента И 15 каждой группы подключен к второму входу соответствующего сумматора 17 по модулю два, выход которого соединен с входом по" следующего элемента ИЛИ 16. Первый выход блока формирования вычитаемого 7 соединен с шиной нулевого сиг015378 8

S å

Каждый К-й вычислительный узел 14 (К - количество слагаемых) блока 9 формирования слагаемых выполнен; на= пример, в виде .элементов И 21 и элементов ИЛИ 22, причем входы каждого элемента И 21. первой группы соеди. нены с последующими информационными входами соответствующей группы входов блока 9 и .последующим управляю- .

-щим входом этого блока. Выход каждо-. го элемента И .21 первой группы вычислительного. узла 14 соединен.с первыми входами соответствующих эле- ментов ИЛИ 22 первой .и второй групп.

Второй вход каждого, элемента ИЛИ 22 первой -группы соединен с выходом последующего элемента ИЛИ 22 первой группы и .первым входом последующего элемента И 21. второй группы. Третий вход первого элемента ИЛИ 22 первой группы соединен с первым управля,ющим входом блока 9, второй вход каждого элемента И 21 второй группы соединен с соответствующим информационным входом соответствующей группы. Выходы первого и второго эле" ментов И 21 второй группы соединены соответственно с первым и вторым выходами данНого вычислительного узла 14, Выходы элементов И 21 с .третьего. по р-й 1,р - разрядность слагаемых ) соединены с вторыми входами элементов ИЛИ 22 второй группы с первого по (р-2 )-й, а выходы элементов ИЛИ 22 второй группы являются последующими выходами данного вычислительного узла 14 блока 9.Âõîäû шины 1О 1 операндов -устройства для извлечения квадратного корня (фиг. 1) 7 1 нала, выходы блока формирования вычитаемого 7 с второго по (и+1)-й соединены с выходами элементов ИЛИ 16 с первого. по и-й соответственно, а (n+2)-й выход блока 7. подключен к и-му управляющему входу. Блок 8 формирования сигнала удвоения выполнен, например, в виде двух узлов приоритета 181, 182 группы элементов И 19 и элемента ИЛИ 20, причем первая груп-. па входов соединена с входами первого узла приоритетй 18, вторая груп" па входов соединена с входами второго узла приоритета 182. Одноименные входы первого 18 и второго 18 ь уз1 лов приоритета соединены с входами. соответствующих .элементов И 19, .выходы которых подключены к входам эле мента ИЛИ 20, выход которого являет-. ся -выходом блока. соединены с группами информационных входов соответствующих вычислительных узлов 14 блока 9 формирования слагаемых, выход которого и выход первого регистра 5 сдвига соедине"

1 ны с входами первого сумматора 1.1, выходы разрядов которого соединены с первой группой входов блока 8 формирования сигнала удвоения и первой

rpynnoA информационных входов сумматора-вычитателя 4. Выходы переноса первого сумматора-1 1 соединены с входами. элемента ИЛИ 2. Выход второго сумматора 1 соединен с выходной шиной ll устройства и с информационйыми входами второго регистра 5 сдвига и блока 7 формирования вычитаемо" го, выхопы котооого соепинены с вто- . рой группой входов блока 8 формирова2в ния сигнала удвоения и,с второй груп.пой информационных входов суйматора вычитателя 4. Выходы разрядов сумматора-вычитателя 4 соединены с входами разрядов первого регистра 5 сдвига, управляющий вход которого соединен с первым управляющим входом 12 устройства и входом распределителя 6 импульсов, выходы которого соединены с управляющими входами .бло-ка 9 формирования слагаемых и блока 7 формирования вычитаемого. Второй управляющий вход 13 устройства соединен с управляющим входом второго регистра 5 сдвига. Блок 3 анализа содержит триггер 23, сумматор 24 по модулю два, элемент И 25 .и эле-. мент ИЛИ 26. Выход блока 8 формирова" ния сигнала удвоения соединен с первым.управляющим входом сумматора-вы,читателя 4 и первыми входами злемен46 та И 25 и сумматора 24 по модулю два блока 3 анализа. Выход элемента ИЛИ 2 соединен с входом младшего разряда второго сумматора 12 и первым входом элемента ИЛИ 26 блока 3 анализа. Выи ход триггера 23 блока 3 анализа соединен с вторыми входами сумматора .24 по модулю. два и элементов И 25 и

ИЛИ 26 блока 3 анализа..Выход переноса сумматора-вычитателя 4- соединен с щ первым. входом триггера 23 блока 3 анализа, другой вход которого подключен к первому управляющему входу 12 устройства. Выход элемента И 25 блока 3 анализа соединен с входом младшего разряда второго сумматора 12. Выход сумматора 24 по модулю два, блока 3 анализа. соединен с входом младшего разряда второго регистра 5> сдвига, а выход элемента ИЛИ 26 блока 3 ана1015378 лиза соединен с вторым управляющим входом сумматора-вычктателя 4.

Работу устройства для извлечения квадратного корня при „реализа ии,. представленной х + х +...+х„, -)20

1 и записанной в разрядйой poppy. р поясним на конкретном примере, S где

c4=

v(3 ) х, 3 ч(Е)»

j и векторы

2п

О . - Разрядные век. торы, представляющие собой разрядное иэображение х, oL и 0

) Обозначим в выражении (2) векторы (п»

)(. = О х.х. О х.

j i ! разрядные матрицы, представляющие собой и разрядное иэображение.хj и o(. при и 3.

Запишем выражение (1) в раввер! нутом виде для случая, когда и 4, л

4з Каждый 2-ый разряд

1 .:. f = 1 (ei

Зф где т - значение перен9са из стар" шего разряда вектора х(), определяемого на основании выражения ч(1р ч(1) ч()) ч()) ()

vp)< ч(1р чщ чф) ч(2.) ч(2) (0) х =х" +х +х +...+х„-о(а

1 ч(Ъ)1 ч (y J y I÷(Ú) ч(я ч(Ъ) х =х +2 х +х +.:.+х 1 2 -к/ 9) (ю}

v(e)t v(e-.(} -(Р-2цчИ} <(e} (t}$» (e)<(e2)

e =2@,..., ®

Я(}- величина, принимающая значения.

-(e-г)

-(Р-2)при.(Я -1)

СИ1) 0 (5) 1Î

=23,... и

8 . При реапизации вычислений в соответ" ствии с (3)-(5) возможен также один из двух слУчаев, Если при 3"й реали-, -зации выражения (4) оказалось,. что

А О, а при последующей реализации (4) (тоесть {. = +1) значение переноса из старшего разряда в выражении (4) век-2о тоРа фО+1} (e} +,>-_#_- }l К X ")+X(e

Ф %(+ 9 равное единице, то цринимается,. что о(= 1 и вычислитель-. ный процесс продолжается аналогично (3)"(5). -Если в результате. 7.-го вычисления по выражению (4) of = 1, а при последующей (E+1)-ой реапизации по вы ажен (4) векто, 3 (>+1}», „р(, еФа уее« (в«1>, 4, ф е, больше или. равен удвоейному вектору ф® "} ; т.е. выполняется нера венство

Ъ (д « " >, (g« 1)р(е-1)

« то далее выражение (41 реализуется с уд eexxopov Ж® "}, зна.чение ok считается равным нулю, а -к значению а(. е. 1 добавляется еще е единица. В основу критерия выполнения выражения (6} при (С+1 l-й реализации вьуажения (3 ) положено следующее: р = 1, -а также равенство еди-нице любого старшего разряда (начи. ная с первого )Кп (р е= 1,2,..., Й) при. равенстве единице m --ro разряда вектора g (+1}.

Устройство работает следующим образом.

В исходном состоянии регистры 5„, 5

56 и триггер 23 блока 3 анализа находятся в нулевом состоянии. С первого выхода распределителя 6 импульсов подается единичный сигнал на первый. разряд управляющего входа каждого вы- числительного узла 14 блока 9 формирования слагаемых и первый разряд управляющего входа блока 7 Формирова-

12

378 ния вычитаемого. При подаче на пер- ° вую 10., вторую 102 и каждую j-ю 10) входные шины устройства соответственч но пеРвого Хт, втоРого Х2 и j -ro X. векторов в схеме проходит йереходнои процесс, после окончания которого на выходе каждого -ro вычислительного узла 14 блока 9 формирования слагаемых образуются значения векторов х("( ч (2} ч (1)

1 х,...,х,,поступающие на вход первого сумматора 1 1, а на выходе блока 7 формирования вычитаемого образу ется значение вектора l о(("}, поступающее на второй вход сумматора-вычитателя 4. В первом сумматоре 11 реализу" ется сумма .векторов g("}, с его выхода поступающая на первый вход суммато.

) ра-вычитателя 4, в котором по выражению (4 ) определяется- значение вектора х }, поступающее на вход первого регистра 5 „, а на выходе rlepeHoca старшего разряда сумматора-вычитателя 4 по выражению (3 } образуется значение старшего разряда искомого вектора g,поступающее на вход триггера.23 блока 3 анализа. После этого на первый управляющий вход 12 подается импульс, по переднему фронту которого реализуется запись в триггер 23 блока 3 анализа значения a®L, запись в первый регистр 5 значения вектора И" и добав1 ление к содержимому распределителя 6 ймпульсов очередной единицы,а по заднему фронту импульса реализуется сдвиг информации в сторону старших разрядов на один разряд в первом регистре 5„. Благодаря этому с второго выхода распределителя 6 импульсов поступает единичный сигнал на второй разряд управляющих. входов блоков 9формирования слагаемых и вычитаемога 7. При этом с выхода каждого j-ro вычисг, тельного узла 14 блока 9 формирования слагаемых снимаются векторы х 1 " 2 ° " х К поступающие на (И „(2} (2} входы первого сумматора 1., на (о-1 ) -й вход которого поступает значение вектора, х(„}, а с выхода элемента ИЛИ 26 .блока 3 анализа в соответствии с (5 } поступает сигнал "1 " сложения или е1ее вычитания на второй управляющий вход сумматора-вычитателя 4 и в устройстве снова идет переходной процесс. В это же время через промежуток ь, равный времени суммирования во втором сумматоре 1 после подачи первого импульса на второй управляющий вход 13 подается второй импульс, по переднему фронту которого значение

13 .10 а(," с выхода сумматора 24 по модулю два блока 3 анализа записывается в младший(п+1)-й разряд второго регистра 5, а по заднему фронту реа-, лизуется в нем сдвиг информации на один разряд в сторону старших разрядов. После окончания переходного процесса в устройстве на управляющие входы 12.и 13 подается очередная пара импульсов, после чего процесс продолжается аналогично вышеописанному. Таким образом, после подачи на управляющие входы 12 и 13

h пар импульсов во втором регистре 5 и соответственно на выходе 1 Г устройства образуются значех ния разрядов искомого вектора d..

Если в результате поступления íà управляющие входы 12 и 13 11 пар импульсов значение ос. = О, а после окончания переходного процесса оказывается, что на одном из выходов переноса старшего. разряда первого сумма" тора 1., образовался единичный сиг-. нал,,то он. через элемент ИЛИ 2 поступает на вход младшего разряда второго сумматора 1, благодаря чему становится равным единице, кроме того, этот сигнал через элемент

ИЛИ 26 блока 3 анализа поступает на второй управляющий .вход сумматора-вычитателя 4, настраивая его тем самым в соответствии с (5 ) на вычитание. Далее вычислительный процесс продолжается аналогично вышеописанному. Если в результате поступления В пар импульсов значение d, =1,. а после окончания переходного процесса оказывается, что значение мi-ro разряда(тп = 1,2,..., 9) первого сумматора 1 равно единице при условиы, что значение rn-ro. разряда еР искомого вектора также равно едини- це при равенстве нулю значений всех предшествующих, разрядов, т.е. сь = 1

=с = ... = сР -О, то в этом случае на выходе блока.8 формирования

15378 14 сигнала удвоения образуется единичный сигнал, поступающий на первые входы элементов И 25 сумматора 24 по модулю два блока 3 анализа 3 и управляющий вход сумматора-вычитате-. ля 4. Благодаря этому вектор сР+", поступающий из выхода блока 7 формирования вычитаемого на второй вход сумматора-вычитателя 4> сдвигается в в нем в сторону старших разрядов на . один разряд> а выражение (4 ) реализуется соответственно с удвоенным вектором ф +" . При этом, если на выходе переноса старшего разряда сумматора-вычитателя 4 образуется еди ничный сигнал, то он после подачи первого импульса на первый управляющий вход 12 очередной пары импульсов поступает через первый вход и выход элемента И 25 блока 3 анализа на вход младшего разряда второго сумматора 1о и суммируется с его содержимым. В этом случае к значению фУ=1 добавляется единица, очередное зна25 чениесд+ — О, а на выходе элемента ИЛИ 26 блока 3 анализа образует,ся единичный сигнал, настраивающий сумматор-вычитатель 4 на вычитание.

:Если на выходе переноса старшего раэ" ряда сумматора-вычитателя 4 образовал- ся нулевой сигнал, то после поступ-. ления первого импульса на выходах элементов И 25, ИЛИ 26 и сумматора 24 по модулю два блока 3 анализа образуются соответственно нулевой, еди3$ ничный и нулевой сигналы, что с)ответствует о : = 1, к значению е(; = 1

+1 ничего не добавляется, а сумматорвычитатель 4 настраивается на сложение. После этого вычислительный процесс продолжается аналогично вышеописанному.

По сравнению с прототипом данное устройство имеет более широкие функциональные возможности, так как по4S аволявт вычислять квадратный корень из суммы квадратов операндов.

1015378 И

®3

1015378

ФюаФ

Составитель А. Стасюк

Редактор А. Власенко Техреду С.,Иигунова Корректор С ° Векман.

Заказ 3217/46 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по. делам изобретений и открытий

11 035 Иосква Ж-35 Рамшская наб. и. 4/5

3 35

35 «-35 м, ад 5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, й