Вычислительное устройство

 

1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТЮ , содержащее блок поразрядной арифметики , блок формирования переносов и блок формирования результата, каждый .разряд которого содержит две группы Многовходовых элементов И, причем первые входы многовходовых элементов И первой группы подключены к первой группе входов блока формирования результата,, первые входы Многовходовых элементов- И второй группы пojD ключeны-к второй группе входов блока формиров,ания результата, остсшьные одноименные входы одноименных многовходовых элементов И первой и второй групп подключены к соответствующим входам третьей группы входов блока формирования результата, выход i-го многовходового элемента И первой группы соединен с выходом (i-1/-го многовходового элемента И второй группы и с (i-lJ-M выходом разряда блока формирования результата, выход Ьоследнего многовходового эле- : мента И первой группы соединен с выходом первого многовходового элемента И второй группы и с первым выходом разряда блока формирования ре эультата, первая и вторая группы . входов блока поразрядной арифметики подключены соответственно к шинам первого и второго операндов устррйства , группа выводов переноса пораэ- ,Рядной арифметиКи,подключена к первой группе входов блока формирова- i . ия переносов, вторая группа входов которого подключена к шинеуправления устройства, выходы блока формирования переносов подключены к соответствующим входам второй группы ... входов блока формирования результата , выходы разрядов которого подключены к шине результата устройства отличающееся тем, что, ,с целью расширения функциональных I возможностей-устройства за счет вы . iполнения логической операции сдвига, а lOHO содержит блок сдвига и группу :элементов ИЛИ, причем входы блока 1(0 сдвига подключены к шине сдвига устройства , группа выходов переноса блоп (ка сдвига подключена к третьей груп-пе входов блока формирования пере ,носов, группа выходов (результата : блока сдвига подключена к первым входам соответствующих элементов ИЛИ группы, вторые входы которых подключены к соответствуквдим выходам блока пораз рядной арифметики, а выходы элементов ИЛИ подключены к соответствукадим . входам третьей группы блока формиро- ЮО вания результата. 2. Устройство по П.1, о тли ч аю щ е е с я тем, что блок сдвига р содержит в каждом разряде блок памя- Лл ти переносов нуля в старший разряд .и блок эквивалентного двоичного сдвига , причем первая группа входов перч вого блока эквивалентного двоичного сдвига, подключена к первой группе входов блока сдвига, первая группа входов первого блока памяти переносов/ нуля в разряд подключена к iвторой группе входов первого блока :эквивалентного двоичного сдвига, к первой группе входов второго блока эквивалентного двоичного сдвига и - IK.второй группе входов блока сдвига.

8113 A

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕО4ИХ

РЕСПУБЛИН

3@12 606 Г " 7 /49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3359745/18-24 (22) 03.11.81. (46) 15.05.83. Бюл. В 18 (722 Е.И.Брюхович и A.È.Êàðöåâ (71) Ордена Ленина институт кибернетики AH Украинской ССР (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

У 546882, кл. 606 Г 7/52, 1975.

2. Авторское свидетельство СССР

В 696447, кл. 606 % 7/52, 1979.

3. Справочник по цифровой вычислительной технике. Под ред. Б.Н.Малиновского, Киев, "Техника", 1979, с. 188, рис. 4.55 (прототип).. (54) (57) 1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОИСТБО, содержащее блок поразрядной арифметики; блок формирования переносов и блок формирования результата, каждый .разряд которого содержит две группы многовходовых элементов И, причем первые входы многовходовых элементов И первой группы подключены к первой группе входов блока формирования результата,, первые входы многовходовых элементов И второй группы подключены .к второй группе входов блока формирования результата, остальные одноименные входы одноименных многовходовых элементов И первой и второй групп подключены к соответствующим входам третьей группы входов блока формирования результата, выход

i -го многовходового элемента Й первой группы соединен с выходом {1 -12.-го многовходового элемента И второй группы и с (i -1)-м выходом разряда блока Формирования результата, выход йоследнего многовходового элемента И первой группы соединен с выходом первого многовходового элемента И второй группы и с первым выходом разряда блока Формирования ре " зультата, первая и вторая группы входов блока поразрядной арифметики подключены соответственно к шинам первого и второго операндов устройства, группа выходов переноса ораз ,Рядной арифметихи,подключена к первой группе входов блока формирова«1ия переносов, вторая группа входов которого подключена к шине управления устройства, выходы блока формирования переносов подключены к соответствующим входам второй группы ., входов блока формирования результата, выходы разрядов которого подключены к шине- результата устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных воэможностей -устройства за счет вы;полнения логической операции сдвига, loso содержит блок сдвига и группу Е

:элементов ИЛИ, причем входы блока сдвига подключены к шине сдвига устройства, группа выходов переноса бло ка сдвига подключена к третьей груп пе входов блока формирования пере,носов, группа выходов результата: бло-Я ка сдвига подключена к первым входам соответствующих элементов ИЛИ группы, вторые входы которых подключены к соответствующим выходам блока пораз рядной арифметики, а выходы элемен тов ИЛИ подключены к соответствующим входам третьей группы блока формирования результата. linis

2. Устройство по п.1, о т л и ч аю щ е е с я тем, что блок сдвига. содержит в каждом разряде блок памя- фф ти.переносов нуля в старший разряд .и блок эквивалентного двоичного сдви- . .га, причем первая группа входов пер» вого блока эквивалентного двоичного ,сдвига, подключена к первой rpynne входов блока сдвига, первая. группа входов первого блока памяти переносов нуля в старыий разряд подключена к

:,второй группе входов первого блока

:эквивалентного двоичного сдвига, к .первой группе входов второго блока эквивалентного двоичного сдвига и

,tc.âòoðoé группе входов .блока сдвига, 1018113 вторая группа входов -го (» «1 я и - разрядность операндов ) блока

1 памяти переносов нуля в старший разряд подключена к первой группе входов (»+1)-ro блока памяти переносов нуля в .старший разряд, к второй группе входов (» +1)-го блока эквивалентного двоичного сдвига, к первой группе входов (»+2)-го блока эквивалентного двоичного сдвига и к (» +2)-й группе входов блока сдвига, вторые

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении арифме-. тических устройств ЦВМ, работающих в системах счисления с большими ос- нованиями. 5

Известны устройства, в которых связь между разрядами осуществляется цепью распространения переносов.

Известно суммирующее устройство, содержащее регистры чисел, регистр суммы, первую тактовую шину, блок выбора и преобразования операндов, кодовые шины двух операндов, блок формирования условий возникновения

Распространения переносов для дого разряда, вторую тактовую шину, блок формирования условий возникновения и распространения переносов для групп разрядов, состоящий из нескольких последовательно переключающихся ступеней, каждая из которых 2б содержит узел формирования основных

1 условий и узел формирования допол1 .нительных условий, причем первая ступень представлена регистрами, а вто- рая и все последующие — комбинаци- 25 онной логикой (1).

Известен параллельный комбинационный сумматор; который содержит Л полных одноразрядных сумматоров, выходы переносов которых подключены к . первым входам элементов И переноса, вторые входы которых соединены с дополнительной входной шиной. Выходы элементов И переноса подключены к первым входам элементов ИЛИ переноса, вторые входы которых заисключе нием элемента ИЛИ переноса старшего разряда) соединены с выходом элемента И, первый вход которого соединен со входом переноса младшего разряда, 40. а второй - с выходом элемента НЕ. Ко второму входу элемента ИЛИ переноса старшего разряда подключен выход элемента И. Выходы элементов ИЛИ переноса подключены ко входам переносов старших разрядов 2,). группы входов (И -1)-го блока памяти переносов нуля в старший разряд и .

И-ro блока эквивалентного двоичного сдвига подключены к.(и +1)-й группе входов блока сдвига, выходы блоков памяти переносов нуля в старший раз ряд образуют группу выходов переноса блока сдвига, выходы блоков эквивалентного двоичного сдвига образуют группу выходов результата блока сдвига. !

Н аи более бли з к им к и з обре тени ю является параллельный сумматор с одновременным переносом, который содержит блок формирования поразрядных сумм и поразрядных переносов, в состав которого входят четыре элемента образования поразрядных сумм и пораз- рядных переносов, блок формирования переносов во все разряды, в состав которого входят три элемента формирования переноса в старший и два последующих разряда соответственно, блок формирования результата, в состав которого входят четыре элемента учета переносов 131.

Недостатком прототипа являются ограниченные функциональные возможности, поскольку при поступлении на его входы одного числа он не представляет возможности сдвига этого числа на один двоичный разряд вправо.

Цель изобретения - расширение функциональных возможностей устройст-, ва путем добавления логической опера- ции сдвиг числа на один двоичный разряд вправо.

Поставленная цель достигается тем, что вычислительное устройство, содержащее блок поразрядной арифметики, блок формирования переносов и блок формирования результата, каждый разряд которого содержит две группы многовходовых элементов И, причем первые входы многовходовых элементов

И первой группы подключены к первой группе входов блока формирования результата, первые входы многовходовых элементов И второй группы подключены к второй группе входов формирования результата, остальные одноименные входы одноименных многовходовых элементов И первой и второй групп подключены к соответствующим входам третьей группы входов блока формирования результата, выход » -го многовходового элемента И первой группы соединен с выходом (» -1)-ro многовходового элемента И второй группы и

1018113 с(-1)-м выходом разряда блока форми-

Рования Результата, выход последнего многовходового элемента И первой группы соединен c выходом первого многовходового элемента И второй группы и с первым выходом разряда блока формирования результата, первая и вторая группы входов блока разрядной поразрядной арифметики под- включены соответственно к шинам ггервого н второго операндов устройства, группа выходов переноса блока поразрядной арифметики подключена к первой группе входов блока формирования переносов, вторая группа входов которого подключена к шине управления устройства, выходы блока формирования переносов подключены к соответствующим входам второй группы входов блока формирования результата, выхо!

О ды разрядов которого подключены к шй-Я не результата устройства, содержит, блок сдвига и группу элементов ИЛИ, причем входы блока сдвига подключены к шине сдвига устройства, группа входов Переноса блока сдвига подключена к 25 третьей группе входов блока формнрования переносов, группа выходов результата блока сдвига подключена к первым входам соответствующих элементов ИЛИ группы, вторые входы кото- ЗО рых подключены к соответствующим выходам блока поразрядной арифметики, а выходы элементов ИЛИ подключены к соответствующим входам третьей группы блока формирования результата.

Кроме того, блок сдвига содержит . в каждом разряде блок памяти переносов нуля в старший разряд и блок эквивалентного двоичного сдвига, причем первая группа входов первого блока эквивалентного двоичного сдви- 40 га подключена к первой группе входов блока сдвига, первая группа входов первого блока памяти переносов нуля в старший разряд подключена к второй группе входов первого блока эквива-:.: 45 лентного двоичного сдвига, к первой группе. входов второго блока эквивалентного двоичного сдвига и к второй группе входов блока сдвига, вторая группа входов 1--го(1,..., и, где 5() и - разрядность операндов) блька памяти переносов нуля в старший разряд подключена к первой группе входов(+1) -го блока памяти переносов . нуля в стаРший Разряд, к втоРой гРуп- 5 пе входов(+1)-rо блока эквивалент55 ного двоичного сдвига, к.первой группе входов (1 +2)-ro блока эквивалентного двоичного сдвига и к (e +2)-й группе входов блока сдвига, вторые . группы входов (и -1) -ro блока памятй переносов нуля в старший разряд и ю-го блока эквивалентного двоичного сдвига подключены к (п +1)-й группе входов блока сдвига, выхбды. блоков памяти переносов нуля в старший разряд. 65 образуют группу выходов переноса бло ка сдвига, выходы блоков эквивалентного двоичного сдвига образуют группу выходов результата блока сдвига.

На фиг;1 представлена блоМ-,схема предложенного вычислительного устрой, ства;на фиг.2 - 11 реализация устройст ва на примере для разрядности И -4 и системы счисления с основанием р=4.

Устройство содержит блок 1 пораз рядной арифметики, блок 2 сдвига, блок Э формирования переносов, группу 4 элементов ИЛИ, блок 5 формирования результата.

Входы второй группы блока 3 и первой группы блока 5 подключены к шине б управления устройства. Входы второй и третьей групп блока 5 подключены к соответствующим выходам блоков 3 н 4 соответственно. Входы первой и второй групп блока 4 подключены к соответствующим выходам ре ,зультата сдвига блока 2 и поразряд" ных сумм блока 1 соответственно.ВходЫ первой и третьей групп блока 3 подключены к первым выходам переноса блоков 1 и 2 соответственно. Входы первой и второй групп блока- 1 н.-входы блока 2 подключены к шинам первого, второго операндов и сдвига устройства 7., 8 и 9 соответствено. Выход блока 5 подключен к выходу 10 результата устройства.

Блок 1 (фиг.2) содержит матрицы

11 переносов в соседний старший разряд при сложении двух р-ичных чисел и матриц 12 поразрядных сумм причем первый и второй входы матрицы 11 с порядковым номером 1 =1,2 и 3 подключены ко входам первой и второй групй блока 1 с порядковым номером 1 =2, 3 и 4 соответственно,а первый и второй входы матрицы 12 с порядковым номером (1, 2, 3 и 4 подключены к одноименным входам первой и второй групп блока 1 соответственно. функциональные схемы матриц 11 и 12 представлены для примера на фиг.3.

Блок 2 (фиг.4) содержит. блоки 13 памяти переносов нуля в соседний старший разряд при выполнении операции "Сдвиг иа эквивалентное число двоичных разрядов" (в рассматриваемом примере - сдвиг на один двоичный разряд вправо числа, представленного в системе счисления с основанием р 4 ) и блоки 14 эквивалентного двоич ) ного сдвига одного Разряда р-ичного числа, причем вторая группа входов блока 13 с порядковым номером1-1, 2 объединена с первой группой входов блока 13 .с порядковым номером 1 +1 соответственно, а вторая группа вхо:дов блока 14 с порядковым номером е

<1, 2, 3 объединена с первой группой входов блока 14 с порядковым номером j+1 соответственно. Функци1018113 ональные =Y Mbl блоков 13 и 14 гп едс-тавлены для примера на фиг.5.

Блок 3 7 фиг.б) содержит элементы

15-20, каждый из которых представляет собой группу многовходовых элементов И, объединенных на выходе че5 рез элемент ИЛИ. Функциональные схемы элементов 15-20 на фиг.7 представлены для примера на диодных сборках.

Блок 4 (фиг, 8) содержит четыре группы по числу разрядов в рассматриваемом случае многовходовых эле.ментов ИЛИ.

Блок 5 (фиг.9) содержит группу матриц 21, каждая из которых имеет три входа. При этом первые и вторые 15 входы матриц 21 с порядковыми номерами 1, 2 и 3 подключены ко входам второй группы входов блока 5, а первый вход матрицы 21 с порядковым номером 4 подключен ко входу первой 20 группы блока 5. Третьи входы всех матриц 21 объединены в третью группу входов блока 5 °

Матрица 21 (фиг.10 ) содержит группу многовходовых элементов И 22, При этом первые входы элементов И

22 с порядковыми номерами 1-4 подключены ко входной шине блока 21, а первые входы элементов 22 с порядковыми номерами 5-8 объединены в первую входную шину блока 21. Остальные входы всех элементов 22 объединены в третью группу входов блока 21. Выходы элементов 22 с порядковыми номерами 1 и 6, 2 и 7, 3 и 8, 4 и 5 объединены в общие выходные шины блока 21. Функциональная схема элемента 22 на фиг.11 представлена для примера на диодной сборке.

Устройство работает следующим об-, разом. 40

При выполнении операции сложения исходные числа поступают на шины 7 и 8 устройства и, следовательно, на входы первой и второй групп блока 1 соответственно. При этом исходные 45 числа в каждом разряде представлены в унитарном коде, где каждый разряд (р-ичный) имеет 27 позиций и его значение кодируется одним цифровым <(yseseтарным ) символом. Значение цифры в каждом разряде определяется номером позиции, на которой символ в данный момент располагается. С выходов пере- носа и поразрядной суммы блока 1 значения поразрядных переносов в соседний старший разряд и поразрядных сумм55 (lIo модулю р ) поступают на соответствующие входы первой группы блоков

3 и 4 соответственно. В отмеченном представлении цифр с выходов перено60 са блока 1 обязательно поступает либо значение переноса "1", либо значение переноса "0". С выходов блоков

3 и 4 значения поразрядных сумм и переносов поступают на входы второй и третьей групп блока 5 соответственно. При этом на выходе блока 5 ре -. зультат в каждом разряде появляется только в том случае, если он безошибочен. Для обеспечения его безошибочности с выходов блока 4 на входы третьей группы блока 5 поступает как сигнал наличия цифры на определенной позиции рассматриваемого разряда, так и сигналы ее отсутствия на ос тальных (р-1) позициях этого разряда.

В рассматриваемом примере сигналы отсутствия цифр на остальных (р-1) =3 позициях поступают в каждом разряде по трем из выходов блока 4 (фиг.8).

При выполнении операции сдвигр-ичного числа на один эквивалентный двоичный разряд вправо исходное число поступает на вход 9 сдвига устройства и:;,следовательно, на вход блока

° °

2. С выходов переноса блока 2 на вхоы третьей группы блока 3 поступают сигналы переноса нулей из разрядов с порядковыми номерами 2, 3 и 4 в разряды с порядковыми номерами 1, 2 и 3 сОответственно. Одновременно с выходов результата сдвига блока 2 значения результата сдвига в каждом разряде поступают на входы второй группы блока 4.

Окончательное значение результата сдвига получается на выходе разряда блока 5. При этом в каждом разряде результат появляется на выходе блока 5 только в том случае, если он правильный, т.е. если он представлен сигналом только на одной из позиций данного разряда. Более того, на выходе разряда с порядковым номером 1 1, 2, 3 1 фиг.9) блока

5 результат появляется только в том случае, если нет пропадания информации (отсутствия его на .всех позициях во всех разрядах с порядковыми номерами,11 4 .

Таким образом, ввеДение блока эквивалентного сдвига и блока элементов ИЛИ позволяет увеличить функциональные возможности вычислительного предложенного устройства, поскольку оно выполняет арифметическую операцию сложения и логическую операцию сдвиг р-ичного числа, цифры которого представлены унитарным кодом, нд один эквивалентный двоичный разряд вправо.

101S3.13

Фиг. f

Фиг.2

1018113

1018113

t7

Фию.7

Яи.8

1018123

Ю

ВНИИПИ Заказ 3544/47 Тираж 706 Подписное

Филиал ППП "Патент", г.Ужгород,ул.Проектная,4