Множительное устройство

 

СО(ОЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (51) G06 F / 2

ОПИСАНИЕ ИЗОБРЕТЕНИ

H ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3351899/18-24 (22) 03.09.81 (46) 23.06.83. Бюл: У 23 (72) А.(0. Глазачев (53) 681.325 (088.8) (56) 1, Авторское свидетельство СССР и 647686 кл, 6 06 F 7/52, 1977, 2. Карцев М.А. Арифметика цифровых машин. й., "Наука", 1969, с. 403407, рис. 4-7 (прототир). (54)(57) МНОЖИТЕЛЬНОЕ УСТРОЙСТ80, содержащее регистры первого и второго сомножителей, регистр памяти поразрядных сумм, регистр памяти переносов, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены блок кодирова" ния, регистр поправки и блок разрешающих элементов, причем первая груп. па входов блока разрешающих элементов соединена с выходами соответствующих разрядов регистров первого и второго сомножителей, вторая группа входов блока разрешающих элемен" тов соединена с выходами соответст" вующих разрядов регистра поправки, а входы третьей группы блока раз" решающих элементов объединены и соединены соответственно с выходами младших разрядов регистров первого и второго сомножителей, первый вход каждого разряда блока кодирования соединен с выходом соотстветствующего разряда регистра памяти поразрядных сумм, второй вход каждого разряда блока кодирования соединен с выход " соответствующего разряда регистра памяти переносов, остальные входы каждого разряда блока кодирования соединены с выходами

„„SU„„1024909 А соответствующего разряда блока разрешающих элементов, выход поразрядной суммы каждого разряда блока кодирования соединен с входом разряда регистра поразрядных сумм более младшим, чем данный на количество разрядов в одной группе, а каждый выход переноса блока кодирования соединен с входом разряда регистра переносов более младшим, чем данный на количество разрядов в одной группе.

2. Устройство по и. 1, о т л и " ч а ю щ е е с я тем, что блок кодирования содержит М/2 узлов кодирова-. ния групп, каждый из которых содержит первый и второй дешифраторы, первый, второй, третий и четвертый входы которых являются соотстветственно первым, вторым, третьим и четвертым входами узла кодирования групп, первый, второй, третий, чет" вертый и пятый элементы ИЛИ, первый и второй элементы ИЛИ-НЕ, сумматор по модулю два, первый и второй элементы И.-ИЛИ,выходы которых являются соотстветственно младший и старшим выходами переноса узла кодирования групп, выходы первого.дешифратора соответственно соединены с входами первого и второго элементов ИЛИ и первого элемента ИЛИ-НЕ, а выход старшего разряда первого дешифрато- . ра соединен с первыми прямыми входами первого и второго. элементов

И-ИЛИ, выходы второго дешифратора соответственно соединены с входами третьего, четвертого и пятого элементов ИЛИ и второго элемента ИЛИНЕ, а выход старшего разряда второго дешифратора соединен с вторым прямым входом второго элемента И-ИЛИ, вы1024909

Изобретение относится к вычислительной технике и предназначено для перемножения И -разрядных двоичных чисел.

Известны множительные устройства, содержащие регистры множимого, множителя, памяти переносов и сумма тор 11Д

Такие устройства, работающие по принципу последовательного суммирования слагаемых, образуемых путем сдвига множимого на 1, 2... n - 1 разрядов, обладают невысоким быстродей-v ствием. . Наиболее близким к изобретению является множительное устройство, со" держащее регистры первого и второго сомножителей, регистр памяти поразряд них сумм и регистр памяти переносов 12) .

Недостатком данного устройства также является невысокое быстродействие.

Целью изобретения является повышение быстродействия множительного устройства.

Поставленная цель достигается тем, что в устройство, содержащее регистры первого и второго сомножите" лей, регистр памяти поразрядных сумм поправки, а входы третьей группы . блока разрешающих элементов объединеHbl и соединены соответственно с выходами младших разрядов регистров пер1 вого и второго сомножителей, первый вход каждого разряда блока кодирования соединен с выходом соответствующего разряда регистров памяти пора зрядных сумм, второй вход каждого

20 разряда блока кодирования соединен .с выходом соответствующего разряда регистра памяти переносов, остальные входы каждого разряда блока кодирования соединены с выходами со2 ответствующего разряда блока разрешающих элементов, выход поразрядной суммы каждого разряда блока кодирования соединен с входом разряда регистра поразрядных сумм более младЗч шим, чем данный на количество разход первого элемента ИЛИ-HE соединен с первым входом сумматора по модулю два, второй вход которого соединен с выходом третьего элемента ИЛИ, а выход является выходом. поразрядной суммы старшего разряда узла коДирования групп, выход первого элемента

ИЛИ является выходом поразрядной суммы младшего разряда узла кодирования групп, выход второго элемента ИЛИ соединен с вторым прямым входом первого элемента И-ИЛИ и первым инверсным входом второго элемента И-ИЛИ, выход первого элемента ИЛИ-HE соединен с третьим прямым входом первого элемента И-ИЛИ, выход четвертого элемента ИЛИ соединен,с четвертым прямым и первым инверсным входами первого элемента И-ИЛИ и с вторым инверсным входом второго элемента

И-ИЛИ, выход пятого элемента ИЛИ соединен с третьим прямым входом вто рого элемента И-ИЛИ, выход второго элемента ИЛИ-НЕ соединен с пятым прямым входом первого элемента И-ИЛИ.

3. Устройство по и. 1, о т л ич à ю щ е е с я тем, что блок разре-; шающих элементов содержит 31 элемен-, тов И-ИЛИ, причем первыи и второй прямые входы каждого элемента объединены и .являются первой группой входов блока разрешающих элементов, третий прямой и первый инверсный входы объединены и являются второй группой входов блока разрешающих элементов, четвертый прямой и второй инверсный входы объединены и являются третьей группой входов блока разрешающих элементов, выходы элементов

И-ИЛИ являются выходами блока разрешающих элементов.

2 и регистр памяти переносов, введены блок кодирования, регистр поправки .и блок разрешающих элементов, при. чем первая группа входов блока раэ5 решающих элементов соединена с выхо. дами соотстветствующих разрядов ре" гистров первого и второго сомножите, лей, вторая группа входов блока раз решающих элементов соединена с выхода1О ми соответствующих разрядов регистра

1024909

3 рядов в одной .группе, а каждый выход переноса блока кодирования соединен с входом, разряда регистра переносов более младшим, чем данный на количество разрядов в одной группе, Кроме того, блок кодирования содержит п/2 узлов кодирования групп, каждый из которых содержит первый и второй дешифраторы, первый, второй, третий и четвертый входы которых явля 10 ются соответственно первым, вторым, третьим и четвертым входами узла кодирования гоупп, первый, второй, третий, четвертый и пятый элементы

ИЛИ; первый и второй .элементы ИЛИ-НЕ, 4% сумматор по-модулю два, первый и второй элементы И-ИЛИ, выходы которых являются соответственно младшим и старшйм выходами переноса узла кодирования групп, выходы первого дешиф- 2у . ратора соответственно соединены с входами первого и второго элементов

ИЛИ и первого элемента ИЛИ-НЕ, а выход старшего разряда первого дешифратора соединен с первыми прямыми И входами первого и второго элементов

И-ИЛИ, выходы второго дешифратора соответственно соединены с входамитретьего, четвертого и пятого элемен тов ИЛИ и второго элемента ИЛИ-НЕ, 5В а выход старшего разряда второго дешифратора соединен с вторым прямым входом второго элемента И-ИЛИ, выход первого элемента ИЛИ-НЕ соедйнен с первым входом сумматора по модулю два, второй вход которого соединен

35 с выходом третьего элемента ИЛИ, а выход является выходом поразрядной суммы старшего разряда узла кодирования групп, выход первого элемента

ИЛИ является выходом поразрядной суммы младшего разряда узла кодирования групп, выход второго элемента

ИЛИ соединен с вторым прямым входом первого. элемента И-ИЛИ и первым инверсным входом второго элемента .

И-ИЛИ, выход nep вого элемента ИЛИНЕ соединен с третьим прямым входом первого элемента И-ИЛИ, выход четвертого элемента ИЛИ соединен с четвертым прямым и первым инверсным входами первого элемента И-ИЛИ и с вторым инверсным входом второго элемента И-ИЛИ, выход пятого элемента

ИЛИ соединен с третьим прямым входом второго элемента И-ИЛИ, выход вторбго элемента ИЛИ-НЕ соединен с пятым прямым входом первого элемента

И-ИЛИ.

При этом блок разрешающих элемен. тов содержит 2п элементов И-ИЛИ, причем первый и второй прямые входы ,каждого элемента объединены и явля. ются первой группой входов блока разрешающих элементов, третий прямой и первый инверсный входы объедине. ны и являются второй группой входов .блока разрешающих элементов, четвертый прямой и второй инверсный входы объединены и являются третьей груп- пой входов блока разрешающих элементов, выход элементов И-ИЛИ являются выходами блока разрешающих элементов.

На фиг. 1 приведена функциональная схема множительного устройства, на фиг. 2 - функциональная схема узла кодирования группы:.

Множительное устройство содержит регистр 1 первого сомножителя, на параллельные входы которого по первым числовым шинам 2 подаются разряды первого числа, регистр 3 второго сомножителя, на параллельные входы которого по вторым числовым шинам 4 подаются разряды второго числа, регистр 5 памяти поразрядной суммы, регистр 6 памяти переносов, регистр 7 введения поправки, блок 8 разрешающих элементов, блок 9 кодировайия. Для двухразрядной группы в каждом раз", ряде блока 8 разрешающих элементов содержится два элемента И-ИЛИ 10. Яа входы 11 и 12 первого и второго элементов И-ИЛИ 10 каждого разряда подаются сигналы с выходов 13 и 14 соответствующего разряда регистров 1 и 3 первого и второго сомножителей.

На входы 15 и 16 первых и вторых элементов И-ИЛИ 10 всех разрядов подаются сигналы с выходов 17 и 18 младших разрядов соответственно регистров

1 и 3 первого и второго сомножителей.

На входы 19 обоих элементов И-ИЛИ 10 каждого разряда подается сигнал с вы" хода 20 соответствующего разряда регистра 7 введения поправки. Каждыйэлемент И-ИЛИ 10 имеет один выход, а в одном разряде .блока 8 разрешающих элементов образуется два выхода 21и 22, сигналы которых подаются на первый и второй входы соответствующего разряда узла 23 кодирования групп, входящего в состав блока 9 кодирования. На первые входы каждого разряда узла 23 кодирования групп подаются сигналы с выходом 24 соответствующих разрядов регистра 5

1024909 памяти поразрядной суммы, а на вторые входы - сигналы с выходов 25 соответствующих разрядов регистра 6 памяти переносов, в которых записаны переносы из младшей по весу на один группы по отношению к данной. Сигналы с выходов 26 и 27 поразрядной суммы подаются на входы 28 разрядов регистра 5 поразрядной суммы соответственно младших по весу, чем данные выходы, на одну группу. Сигналы с выходов 29 младшего и 30 старшего разрядов переносов подаются на входы 31 разрядов данной группы регистра б памяти переносов, но так, чтобы различие в весе составляло одну группу. Результат получают на выходах 26 и 27 поразрядной суммы самого млад" шего по весу узла 23 кодирования групп и подают на выходные шины 32. 20

Узел 23 кодирования групп содержит дешифратор,33младшего разряда. группы, дешифратор 34 старшего разряда группы, элемент ИЛИ 35, на входы которого подаются сигналы с выходов дешифра->5 тора 33 младшего разряда, элемент

ИЛИ-НЕ 36, на входы которого подаются сигналы с выходов дешифратора 33 младшего разряда, элемент ИЛИ 37, на входы которого подаются сигналы с выходов дешифратора 34 старшего разряда, сумматора 38 по модулю два элемент ИЛИ 39, на входы которого. подаются сигналы с выходов дешифра-. тора 34 старшего разряда, элемент

ИЛИ-HE 40, на входы которого подают . ся сигналы с выходов дешифратора

34 старшего разряда, элемент ИЛИ 41, на входы которого подаются сигналы с выходов дешифратора 33 младшего 40 разряда, элемент И-ИЛИ 42, элемент

ИЛИ 43, на входы которого подаются сигналы с выходов дешифратора.34 старшего разряда и элемент И-ИЛИ

44.

Устройство работает следующим образом.

Рассмотрим в качестве примера перемножение двух положительных шестирядных двоичных чисел, которые являются правильными дробями. Умноже".

0 ние производится одновременно на один разряд множителей в одном цик". ле. Первый сомножитель Х =(О. 21011) (27/32 о, второй сомножитель 9

-(0.1100!) =(25/32)„ Первый сомножитель служит одновременно первым множимым и множителем для второго множимого, а второй сомножитель " одновременно вторым множимым и множителем для первого множимого.

Схема умножения представлена в табл. !.

Результат умножения С= Х3 =

=1,675/ E 024) 0 . Ha диаграмме умножения приведенного примера сверху показано ,умножение с помощью последовательного суммирования слагаемых при одном. множимом и одном множителе, а также вычислен результат.

Циклы вычислений процесса умноже" ния двух множимых одновременно на два множителя и результат этого умножения, разряды которого подчеркнуты, представлены в табл. 2. Перед процессом умножения разрядную сетку разбивают на группы с одинаковым количеством разрядов (м), рав ным удвоенному количеству разрядов множителей (к ), одновременно исполь" зуемых в одном цикле (м 2 к). Количество циклов вычислений г равно ближайшему большему целому к разряд" ности чисел 1, поделенной на количество разрядов множителей к, на которые одновременно производится умножение в одном цикле, у = ) И/к<, С каждым циклом происходит исключе" ние иэ вычислений тех разрядов сомножителей, которые были использованы в данном цикле как множители. В общем случае процесс умножения может быть представлен как процесс образования совокупностей кодов состояний для исходных чисел, раэби . тых нагруппы содинаковым количеством . разрядов и полученных из двух чисел ре- зультата предыдущего цикла вместе с обоими иножимыми, взятыми в конъюкции с соответствующими данному циклу разрядами их множителей.

Иежду разрядами сомножителей одинакового весе образуют. только одну конъюкцию. Разряды младшей группы данного цикла вычислений являются соответствующими разрядами. общего результата умножеиия, а оставшаяся со- вокупность кодов состояний образует два числа результата данного цикла.

Для приведенного примера в первом цикле исходными четырьмя числами: явлются нули, а также первое и второе множимые, взятые в конъюкции с

Их множителями веса (-5 ). Эти два множимых образуют на диаграмме умноже. ния по форме "угол", обозначенный символом (! ). Для четырех чисел каждой группы их двух разрядов on7 1024909 8 ределяют код состояний. 8 одном цик- хода 18 младшего разряда регистра ле для всех групп коды состояния оп- 1 сомножителей.. Для перемножения ределяют одновременно.. В первом цик- положительных чисел подача сигналов ле разряды младшей группы являются . на входы 19 в разрешающих элементах двумя младшими разрядами Результата 5. 1О не требуется. Количество разрядов а остальная совокупность кодов сос" в блоке 9 кодирования равно для потояний образует два числа результата ложительных чисел разрядности регист1-ro цикла. Получаемые разряды ре- ров 1 и 3..В блоке кодирования содерзультата на диаграмме подчеркнуты. - жатся одинаковые узлы 23 кодирования

Во втором цикле исходные числа обра- 1О групп. На входы одного разряда пода-зуют иэ. двух чисел результата !"го ются сигналы с выходов.21 и 22 разцикла, а .также. иэ первого и второго : решающих элементов 1О соответствую- множимых, взятых в.конъюкции с разря- . щего разряда (элементы "угла" ), сигдом их множителей веса (-4 ). Разряд нал .с выхода 24 регистра 5 пораз:сомножителей беса (-5) больше в ум- t5 рядных сумм данного разряда, сигнал ножении не участвует, Эти два мно- с выхода 25 данного разряда регистра жимых на диаграмме умножения образуют 6 памяти переносов. Разряды, более фигуру в виде "угла", обозначенную . .младшие по весу, чем данные на одну симоволом (2}. Снова для. четырех группу, были записаны в этой группе чисел каждой группы из двух разрядов 20 в предыдущем цикле. На выходах 26 определяют код состояния. для всех . и 27 поразрядной суммы И 29, 30 пере

I групп в цикле коды состоянии ollpe.- носов данной группы образуется код деляют одновременно. После чего полу состояния данной группы. На выходах

:чают.два следующих разряда результа- 26 и 27 поразрядных сумм младшей та умножения и два числа результата 25 группы блока 9 кодирования получают

| .2-го цикла. В следующих циклах про- разряды общего результата умножения изводятся аналогичные операции по данного цикла. После записи чисел .образованию кодов состояний в груп- в регистры 1 и 3 на этих выходах пах, и за шесть одинаковых циклов . получают первую группу разрядов реполучаются все разряды результата З0 зультата, после прихода первого такто:умножения. Пусть устройство умножа". вого импульса получают вторую группу ет в каждом цикле на один разряд разрядов результата и т.д. На выхо" множителей, и перемножаются два по- дах блока 9 кодирования образуются ложительных числа. В регистры 1 и 3 совокупности кодов состояний, кото" первого и второго сомножителей по З рые связаны кроссировкой с входами

35 ,числовым шинам 2 и 4 соответственно. разрядов регистров g и 6 памяти и

I записываются оба перемножаемых числа представляют собой два числа резульв прямых кодах. В регистры 5 и 6 тата прошедшего цикла. После прихода памяти записываются нули. После очередного тактового импулвса однозаписи на первых выходах. 21 и на вто 40 временно на все регистры 1, 3, 5, 6 рых выходах 22 каждого разряда бло . и 7 в регистрах и 3 сомножителей ка 8 разрешающих элементов образуют- производится сдвиг чисел с выведенися соответственно разряды пеРвого и ем младшего разряда чисел (при умвторого множимых, взятых в конъюкци ножении на один разряд множителей с младшим разрядом их множителей для оА 12 Разрешающих элементов д г Р зряда, соответственно предыдущего цикла со сдвигом на одну

:ЯлЯ пеРвого и втоРого множимых, по- группу в сторону исключения млад;даются сигналы с выходов 13 »4 ших разрядов. После этого на в одах,.

50 х .соответствУющих РазРЯдов РегистРов блока 9 кодирования образуются эле1 и 3 первого и второго сомножителей. менты cneAyKNlего "угла" и двух чиНа,вхоДы 15 Разрешающего элемента сел результата предыдущего цикла, 10 ДлЯ пеРвого множимого всех Раз- а на его выходах, через время срабатырядов подается разрешение с выхода вания блока 5 разрешающих элементов и

17 младшего разряда регистра 3 со; ° 55 и блока 9 кодирования, - соответствуюмножителей, а на входы 16 всех раз- щая группа разрядов общего результарядов разрешающего элемента 1О для та умножения и два числа результата второго множимого - разрешение с вы- данного цикла. После прихода, следую1024909

10 щего импульса указанный процесс повто" ряется. Результат" умножения e,выхо" дов поразрядных сумм младшей группы блока 9 кодирования выдается на шины

32. В одном цикле используется один 5 тактовый импульс

Рассмотрим выполнение умножения в устройстве для чисел„ имеющих знаки (-. -) или (- +}, (+ -), выраженных в дополнительных кодах. Для этого в рассмотренном примере изменим старшие разряды 0 - 1 и получим два отрицательных числа в дополнительном коде, которые запишем как Х лоп = (1. И 011)

= (-5/322 о ° 1доп= (1 ° 11001), = (-7/32)

Добавочные единицы заносятся в начальные условия 1-ro цикла. Поправ"З5 ки такого вида для обеих ветвей каж" дого из "углов" являются их продолжением с увеличением веса на один разряд. Как видно из диаграммы, по вертикали множителем является ХАО11, 40 а по горизонтали одоп, поэтому пойравки можно расположить симметрично с обеих сторон "ромба" умножения.

Значения двух разрядов поправки в каждом из "углов" можно определить следующим образом: значение каждого. из двух разрядов поправки данного

"углам равно конъюкции значения знакового разряда множимого данной ветви "угла" на инверсное. значение разряда множителя данной ветви этого же "угла", Если знаковые разряды чисел обозначить Хо и )o» то значение разрядов поправки по вертикали и по -горизонтали будет соответствен но равно @(Хе-м е;ии)

Хo Яед.Я< . ), где 9" номер дан". ного "угла", а - разрядность чисел.

При перемножении чисел с различныии знаками (- +), (+ -) поправка появляется с той стороны "ромба" умножения, с которой множимым является число отрицательного знака. Иэ рассмотрения диаграммы умножения для чисел с различными знаками видно, что процесс умножения одновременно двух множимых на два множителя такой же, как для положительных чисел. Отличие только в том, что все "углы", кроме последнего, являющегося конъюкцией знаковых разрядов чисел, увеличены на один разряд по обеим ветвям, а в начальные условия первого цикла вано сятся две единицы младшего разряда поправки, если числа (- -), и одна единица, если числа (- +), (+ - ), Поэтому для приведенного примера с

И = б при. такой поправке (первого вида) регистры 1, 3, 5, б и 7, блок

8 разрешающих элементов и блок 9 кодирования должны иметь разрядность

h + 2. На вход 19 обоих разрешающих элементов 10 данного разряда подается сигнал с выхода 20 соответствующего разряда регистра 7 поправки.

Рассмотрим процесс работы с поправкой для приведенного примера (все группы одинаковы с м-2). Одновременно с записью чисел в регистры 1 и 3 сомножителей " в и и и + 1 их разрядй записываются знаки чисел, в И+ 1 разряды регистров 5 и б памяти записываются единицы начальных условий (каждому числу приписывается И +1 разряд соответствующего регистра памяти): две, если два отрицательных числа, одна, если одйо отрицательное число, 8,00» тальные разряды регистров 5 и 6 запи- . сываются нули, кроме того, в г1+1 разряд регистра 7 введения поправки записывается единица, à в остальные нули, в И+ 2 разряды всех регистров записываются нули. После прохождения сигнала через блок 8 разрешающих элементов и блок 9 кодирования (т.е. через один разрешающий элемент l0 и узел 23 кодирования группы ) на выходах 30,- 29, 27 и 26 одновременно всех групп блока 9 кодирования образуются два числа результата первого цикла. Так как в И +1-м разряде регистра 7.введения поправки находит ся единица, с.выходов 21 и 22 разрешающих элементов 10 на входыг!+1-ro разряда блока 9 кодирсвания подается значение поправки обеих .ветвей

11 1024909 12 результата. второго цикла и следующие в конец. интервала умножения определядва разряда общего результата умно- М ется появлением единицы в разряде жения, С каждым циклом после очеред" ного тактового импульса значение поправки"смещается, это смещение управляется единицей, проходящей на один старше младшего разряда регистра 7. Появление единицы в этом разряде регистра 7 дает разрешение на запись новых чисел и установку через регистр 7 введения поправки. В. 39 устройства в исходное состояние.

:остальном перемножение чисел в до-- .установку в исходное можно осуществ-полнительных кодах не отличается,лять принудительно извне. Таким обра от перемножения положительных чисел, зом, специального блока управления ,это означает, что процесс умножения -для предлагаемого устройства не треодновременно двух множимых на два 3> бузятся. множителя остается без изменения, количество циклов в обоих случаях Таким обРаэом, пРедлагаемое Уст равно И,. ройство имеет более высокое по сравнению с известным быстродействие заложенное в принципе работы, таК как использование блока кодирования

Если в устройство с поправкой перемножаются положительные числа„ то в Ь+ 1 .и и разрядах регистров

1 и 3 при записи .чисел записываются, .дает выигрыш в быстродействии на нули, и вводимая поправка равна нулю . величину времени. распространения по обеим ветвям "углов". В предлвгае-- сигнала переноса по всей разрядности мом устройстве введение поправки ® сумматора в известном устройстве.

nepsoro "угла", а с выходов регист- производится автоматически по анализу ров 5 и 6 - начальные условия перво- знаковых разрядов перемножаемых чи-. го цикла.. После первого тактового сел без. каких-либо изменений в проимпульса одновременно на все регист- . цессе умножения. Положительный резуль.. ры 1, 3, 5, 6 и 7 в регистрах 1 и 3 $. тат получается в прямом коде, отричисла сдвигаются на один разряд с цательный в дополнительном. После товыводом младшего разряда справа и за- го, как единица, проходящая- через писью нулей слева, в регистре 7 еди- регистр 7, достигнет разряда на один ница переписывается в И-й разряд, старше младшего разряда, то это оэа в таб +1-й записывается ноль, в ре-, 1в начает окончание цикла умножения. гистры 5 и 6 записываются состояния: Следующим тактовым импульсом эта ,выходов блока 9 кодирования со сдви" единица переписывается в И +1-й разряд

1 гом:на два разряда.. В освобождающих- регистра 7 (в регистре 7 для м-2 ся разрядах регистров .5 и 6 может должна быть только одна единица), в .быть записана любая информация. >> регистры 1 и 3 записйваются новые

Работа устройства описывается для числа, в регистры 5 и 6 памяти эапи" группы в два разряда, После первого,сываются начальные условия первого .тактового. импульса с выходов 21 и цикла и производятся соответствующие 22 разрешающих элементов N.-го разряда установки в исходное. Регистр 7 вве" выдается значение поправки второго. 30 .дения поправки является одновремен"

"угла",: в Ь +! разрядах регистров 1 и но счетчиком. циклов, так как в нача3..записаны нули, на выходах блока ле интервала умножения единица в нем

"9 кодирования образуются два числа находится в старшем(и +1 -м РазРяде, 14

1024909

Т абли ца 1 (О) (-1) (-2) (-33 (-4) (-5) .

О. 1 1 О 1 М

О. .1 О О 1

Вес чисел

Х(27/32)

У гРД

"Угол" (1) (2) (3) (4) (5.) (6) ее е «»

667571624 ееэеэе«юююеееаэейаэавчюаэйэеюеэйю»чаэчеюю (0) (-1) (-2) (-3) (-.4) (-5) (-6) (-7) (-8) ("9) (М) Вес. результата е ю е а ю «е е е е аэ ю ч ss е ю аэ эе ч аэ е е ю е еэ ае е «э йй эе эй ей «ч

Исходные(нули) Циклы ее«е е ° «чччч«««ее еее«э es«»»»««» вэеееэеаеэйееейвееее еееееее ай««ае

0 О 1,.1

0- 0 О

«е ° ее««э ю«ююэйюе«l« в«В

«às « ь ° ° В аэ е аэ айэве ее»ее»»»ечюе«еч«»а чееч«чче4

0: 0 1 0

2 . . (2,)

«

«Ф е

0. 0;,О 0

0: 1 . 0

0 О 0 аее ° юее в йюч ° еа юе»«айеююе ° эй«юеаэе»«»чэ аэ е е а эвю«ю еэчм ° (3) чфвююю»чччч«чюю««еюе»юю«й эеаээвеэ«ае«««»е «ю««ее«а ««еэ

0 "0 1 0

0 0 О .0.

ee«е «ю а««э« аэеююю »ее эе»еюююее е«ю чюююееэ юе эвею веаэейююаэаэюе « (4) 0 11 .0

0 О 0; е»аэюйе эй а» ее ю Вээвю »ее еэ»« ° ю - ю«»ее«»«ее«ее«ее»«ею»Ею»ею»ею»чччечюююеЧ«юе«Че

5 ае ее» e«»s ее еючеевчэв«ею«айва«««

° В е е е е Ч «э аэ ее ю е «ч е е ю Ч Ч эв Ю е е ю «аэ е» ю е е

О 1 Э юю ее айеэаэ а,ююэвееэ юю еечеюеэею в ею«е»еэв ч» .«ею Э

Чю\веэ ююч айю (6 ) Знак реэультата

О..

П р и м е ч а н и е . Разряды, выаедаие аа разрядную сетку реэультата„не yчитывaioтcя.

» эв

Процесс умножения одновременно двух множимых

О 0

О 1 !

0 1 1 0

О О О О 0

° ай»»»

О. 1 О О

О 1 1 0

О О 0 0 О

О 0 О О

О 1 1

1 1

О /:

° и ее«ее«ее««юе

1 О 0 0

1024909

15 Таблица 2

"Угол" (1) 0 О О О О 0

О 1 1 1 О 1 .1

1 1 1 О 1 1

° еа пей еЕ Вее е ее е

0 O 1 О О

@ее «еееа е

° еююею ° вем

Вес результата

635/1024

Вес чисел

"до (5/32) щр (7 УЗ 2 ) (2) (3) и) (5)

Ф) (0) (-1) (-2)(-3) (-4) (-5)

1, 1 1 О 1 1

1. 1 1 О 0 1

О 1 1 1 О 1 1

1 0 еО О О О 0

О 1 1 1 0 1 1

3k

1 заносятся в начальные

1 условия 1-го цикла (о) (-з.) (-г) (-з) (-ь) (->) (-6) (-7) (-8) (-g) (-хо) V

0. 0 О О О 1 О О О 1 1

1024909

1024909

Составитель В. Гусев

Редактор В. Данко Техред M.Гепер Корректор В. Гирняк

Заказ 4396/45 тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауаская наб., д. 4/5

Филиал ППП "Патент", r Ужгород, ул. Проектная, 4