Устройство для умножения

 

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ , содержащее п-раэрядный сдвиговый регистр первого сомножителя, n/k операционных модулей (kaSn/2), каждый из которых содержит узел вычисления частичных произведений, первый и второй б,ферные регистры, причем в 1-м onepeiuHOHHOM модуле (,...n/k) первый, второй, -третий и четвертый входы узла вычисления частичных произведений соединены соответственно с входом k разрядов второго сомножителя устройства, с шиной значений соотЬетствующих 4с разрядов регистра первого сомножителя с выходом первого буферного регистра (i+l)-ro операционного модуля и с выходом второго буферного регистра i-ro операционного модуля, вход которого соединен с выходом значения k ста1яиих разрядов результата узла выч11сления частичных произведений, вход первого буферного регистра соединен с выходом значения k младших разрядов результата узла вычисления астичных произведений, причем в первом операционном модуле третий и четвертый входы узла вычисления частичных произведений соединены соот ветственно с выходом первого буферного регистра второго операционного модуля и с выходом ВТОРОГО буферного регистра первогЬ операционного модуля, выход первого буферного регистра первого операционного модуля является выходом устройства, о тл и чающее с я тем, что, с целью расширения области применения устройства за счет работы с числами, представленными в дополнительном коде , устройство содержит два блока коррекции, коммутатор, причем последовательный выход регистра первого сомножителя соединен с первым входе Первого блока коррекции, выход которого соединен с первым информационным входом коммутатора, второй информационный вход которого соеди|нен с цщной значений k младших разурядов регистра первого сомножителя, управляюптй вход коммутатора сое (Л динен с входом разрешения ввода коррекции устройства, а выход соедис нен с вторым входом узла вычисления ;частичных произведений первого опе-рационного модуля, первый вход узла вычисления частичных произведений первого операционного модуля соединей с входом знака второго сомножителя устройства, третий вход узла вычисления частичные; произведений n/k-ro операционного модуля соединен с выходом второго блока коррек00 ции, первый и второй входы которого соединены соответственно с шиной значения стаЕЯиего разряда регистра первого сомножителя и с входом k сл разрядов второго сомножителя устройства , третьи входы первого и второго блоков коррекции соединены с входст начальной установки устройства 2, Устройство по п. If о т л ич а ю U е е с я тем, что блок коррекции содержит k-разрядный сумматор , k элементов И,(k+1) триггеров, причем;первые входы элементов И соединены с первым входом блока, вторые их входа соединены с вторым вхор дом блока, а инверсные выходы подключены соответственно к входам пер

СОКИ СОВЕТСНИХ

С«еВФ

РЕСПУБЛИК у(;Ю. G 06 F

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ.И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHONlY CBkQETEllbCTBV (21) 3323695/18-24 . (22 13 07. 81

; (46) 15.05.83 ° Бюл. Р 18 .(72) В.И.Громов, И.И.Лавров, В.В.Мешков и В.A.ÑMèðíîâ .(53) 681.325 (088.8) (56) 1. Патент США 9 4153938, кл. 364-760, 1979.

2. Патент США 9 3878995, кл. 235-164, 1975.

3. Авторское свидетельство СССР по заявке 9 2609588(24), кл. G 06 F .7/52, 1979 (прототип). (54) (57) 1. УСТРОЙСТВО ДЛИ УУЩ<ЦД„"

НИЯ, содержащее и-разрядный сдвиговый регистр первого сомножителя, и/k операционных модулей (k II/2), каждый из которых содержит узел вычисления частичных произведений, первый и второй буферные регистры, причем в i-м операционном модуле (1=2,...п/k) первый, второй, .третий и четвертйй входы узла вычисления частичных произведенйй соединены соответственно с входом Й разрядов второго сомножителя устройства, с шиной значений соотЬетствующих ® разрядов регистра первого сомножителя с выходом первого буферного регистра . (1+1)-го операционного модуля и с выходом второго буферного регистра

i-ro операционного модуля, вход которого соединен с выходом значения к старших разрядов результата узла вычисления частичных произведений, вход первого буферного регистра соединен с выходом -значения Зс мпадших разрядов результата узла вычисления

Мастичных произведений, причем в первом операционном модуле третий и четвертый входы узла вычисления .частичных произведений соединены соот ветственно с выходом первого буферного регистра второго операционного модуля и с выходом второго буферного регистра первого операционного,.Я0„„1018115 А модуля, выход первого буферного ре- гистра первого операционного модуля является выходом устройства, о тл и ч а ю щ е е с я тем, что, с целью расширения области применения устройства за счет работы с числами, представленными в дополнительном коде, устройство содержит два блока коррекции, коммутатор, причем после довательный выход регистра первого сомножителя соединен с первым входом первого блока коррекции, выход которого соединен с первым информационным входом коммутатора, второй информационный вход которого соединен с шиной значений к мпадших разрядов регистра первого сомножителя, Я управляющий вход коммутатора соединен с входом разрешения ввода коррекции устройства, а выход соединен с вторым входом узла вычисления .частичных произведений первого опе:рационного модуля, первый вход узла Я вычисления частичных произведений первого операционного модуля соединен с входом знака второго сомножи-. jaieL теля устройства, третий вход узла вычисления частичных произведений и/k-го операционного модуля соеди- ииаЬ нен с выходом второго блока коррек- у д ции, первый и второй входы которого соединены соответственно с шиной,leaL значения старшего разряда регистра первого сомножителя и с входом fc разрядов второго сомножителя устрой- ЯД ства, третьи входы первого и второго блоков коррекции соединены с . входом начальной установки устройств

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок коррекции содержит к-разрядный сумматор,к элементов И,(И+1) триггеров, причем первые входы элементов. И со- .

;единены с первым входом блока, вторые их входы соединены с вторым вхо- э. дом блока, а Инверсные выходы подключены соответственно к входам Iiepвого слагаемого сумматора, выходы сум мы которого подключены соответственно к информацИонным входам триггеров, выходы которых являются выходом блоtea,âûõoä переноса сумматора соединен с информационным входом (4+1)-ro триггера, выход которого соединен с входом младшего разряда второго слагаемого сумматора, входы установки в нуль триггеров с первого по и-й и вход установки B единицу (к+1)-ro триггера подключены к третьему входу блока.

3. Устройствб по п. 1, о т л ич а ю щ е е с я тем, что коммутатор

8115 содержит к элементов И, к элементов llPETA и к элементов ИЛИ, .причем информационные входы элементов ЭАПРЕТА соединены с первым информационным входом коммутатора, первые входы элементов И соединены с вторым информационным входом коммутатара, вторые входы элементов И и управляющие входы элементов ЗАПРЕТА соединены с управляющим входом коммутатора, выходы

1-х элемента И и элемента ЗАПРЕТА соединены соответственно с первым и вторым входами 1-го элемента ИЛИ,выходы которых являются выходами коммутатора (1=1-к) °

Изобретение относится к вычисли- рого сомножителя устройства, с шительной технике и микроэлектронике, ной значений соответствующих k разпредназначено для умножения чисел, рядов регистра первого сомножителя, представленных как в прямом, так и с выходом первого буферного региств дополнительном, и может быть ис- 5 .ра (1+1) -ого операционного модуля пользовано в,ЭВИ, в системах обра- и с выходом второго буферного регист,ботки информэции, в цифровой фильт- . ра 1-го операционного модуля, вход рации. которого соединен с выходом значе .ния k старших разрядов результата

Известен умножитель параллельного типа, содержащий дешифратор, мультиму ьти >0 узла вычисления частичных произведеплексор, сумматоры с задержанным и ний, вход. первого буферного регистра ускоренным переносом. В умножителе ис пользуется модифицированный алгоритм

Бута с анализом по g, разрядов множите ления частичных произведений, выход

j1" 5 первого буферного регистра первого ля 11. операционного модуля является выходом высокое быстродействие,но черезвычайно устройства 3) и и изго овлении их в нн Недостатком прототипа является нетегральном виде не могут умножать чис воэможность его работы с числами представленными в дополнительном коде.

Известен также умножитель после- Цель изобретения — обеспечение ра довательно-параллельного типа,содер- боты умножителя с числами, представжащий. вентильные схемы, сумматоры по ленными в дополнительном коде, что модулю два, триггеры P2) позволит расширить область его примеУказанные умножители при иэготовле-25 нения. нии.их в виде интегральной микро- Поставленная цель достигается тем, схемы могут умножать двоичные числа что устройство для умножения, содербольшой разрядности, но они имеют не- жащее п-разрядный сдвиговый регистр высокое быстродействие, связанное со первого сомножителя,п/k операционные значительными затратами времени íà 30 „модули (k n/2), каждый из которых запись и считывание информации в триг- :содержит узел вычисления частичных

repax. ! произведений, первый и второй буферНаиболее близким к изобретению по ные регистры, причем в i-ом операционтехнической сущности является устрой- йом модуле (1=2...п/k) первый, BTo» . ство для умножения, содержащее и-раэ- 5 рой,третий и четвертый входы узла вырядный регистр первого сомножителя, числения частичных произведений соn/k операционных модулей (Й п/2), единены соответственно с входом к раз.каждый иэ которых содержит узел вы- рядов второго сомножителя устройства числения частичных произведений,пер" с шиной значения соответствующих Ь вый и второй буферные регистры,при- разрядов регистра первого сомножитечем в 1-ом операционном модулей=1" 40 ля, с выходом первого буферного ре....n/k) первый, второй,. третий и гистра (1+1)-ro операционного модуля четвертый входы узла вычисления час- и с выходом второго буферного регисттичных произведений соединены соот- ра i-ro операционного модуля, вход ветственно с.входом k разрядов вто- которого соединен с выходом значения

1018115 к старших разрядов результата узла вычисления частичных произведений, вход первого буферного регистра соединен с выходом значения % младших разрядов результата, узла вычисления частичных произведений . Причем в первом операционном модуле третий и четвертый входы узла вычисления час-. тичных произведенйй соединены соответственно с выходом первого буферного регистра второго операционного модуля и с выходом второго буферного регистра первого операционного модуля, выход первого буферного регистра первого операционного модуля является выходом устройства, содержит два блока коррекции,коммутатор, причем последовательный выход регистра первого сомножителя . соединен с первым входом первого блока коррекции, выход которого соединен с первым информационным входом коммутатора, второй информационный вход которого соединен с шиной значений k младших разрядов пер.вого сомножителя, управляющий вход

-коммутатора соединен с входом разрешения ввода коррекции устройства, а выход соединен с вторым входом узла вычисления частичных- произведений первого операционного модуля, первый вход узла вычисления частичных произведений первого операционного модуля соединен с входом знака второго сомножителя устройства, третий вход узла вычисления частичных произведений n/k-го. операционного модуля соединен с выходом второго блока коррекции, первый и второй входы которого соединены соответственно с шиной значения старшего разряда регистра первого сомно-. жителя и с входом к разрядов второго сомножителя устройства, третьи входы первого и второго блоков коррекции соединены с входом начальной установки устройства.

Кроме того, блок коррекции со,:держит k разрядный сумматор, k элеиентов И (k+}) триггеров, причем первые входы элементов И соединены с первым входом блока,)вторые их входы соединены- с вторым,входом блока, а инверсные выходы подключены соответ, стэенйо к входам первого слагаемого сумматора, выходы суммы которого подключены соответственно к информационным входам триггеров,. выходы которых являются выходом блока, выход переноса суве атора соединен с информационным входом (к+1)-го триггера, выход которого соединен с входом младшего разряда второго. слагаемого сумматора, входы уста.новки в нуль триггеров с первого по, -й и вход установки в единицу

:(fc+l)"ro триггера подключены к третьему входу блока.

При этом коммутатор содержит k зле ментов И, k элементов ЗАПРЕТА и k элементов ИЛИ, причем информационные входы элементов ЗАПРЕТА соединены с первым информационным входом коммутатора, первые входы элементов И соединены с вторым информационным входом коммутатора, вторые входы элементов

И и управляющие входы элементов ЗАПРЕТА соединены с управляющим входом ком-

1() мутатора,,выходы 1-oro элемента и .i-oro элемента ЗАПРЕТА соединены соот ветствепно с первым и вторым входом

i-ro элемента ИЛИ, выходы которых являются выходом коммутатора (1=1-к) .

На Фиг. 1 изображена структурная схема щэедложенного устройства умноже-. нияу на фиг. 2 — функциональная схема блока коррекции для к 4 и двоичной системы счисления; на фиг. 3 — функци2О ональная схема коммутатора для k 4 и двоичной системы счисления.

Устройство умножения (фиг. 1) со.держит:и-разрядный регистр 1 сомножителя для хранения одного из сомножите

25 лей (множимого), операционные модули

2,3 и 4, состоящие каждый из узла 5 вычисления частичных произведений и, двух (первого и второго) буферных регистров 6 и 7.

Узел 5 вычисления частичных произ ведений имеет четыре входа. Первый вход соединен с входом 8 % разрядов второго сомножителя устройства умножения, второй вход соединен с шиной 9 значения соответствующих,к разрядов регистра 1 сомножителя, причем выходы старших к разрядов ре гистра 1 соединены с узлом умножениясумкирования, находящемся в и/k-ом операционном модуле 2. Третий и чет40 вертый входы соединены соответственно с выходом 10 первого буферного ре. гистра, относящегося к предыдущему операционному модулю 2, и с выходом буферного регистра 7 данного опе4$ рационного модуля.

В i-ом операционном модуле (a=i ...,n/k ) вход первого буферного регистра 6 соединен с выходом ll значения k: младших разрядов узла 5 вычисления частичных произведений, а вход второго буферного регистра

7 — с выходом 12 значения Ф старших

:разрядов. Выход первого буферного регистра первого операционного модуля 4 является выходом 13 устрой 5, ства. Вход 14 начальной установки

:устройства соединен с третьими входами блоков коррекции, вход 15 раз решения ввода коррекции устройства соединен с управляющим входом ком60 мутатора, последовательный выход 16 сдвигового регистра первого сомно- .

;жителя соединен со входом первого блока 17 коррекции, выход 18 которогб

:поступает на второй вход коммутатора:

l9, первый же вход этого коммутато1018115 ра соединен::c шиной 20 значений lr младших разрядов регистра 1. Выход коммутатора 19 соединен с вторым входом 21 узла вычисления частичных произведений первого операционного модуля 4. Первый вход указанного, узла является входом знака второго сомножителя 22. . Третий вход узла вычисления частичных произведений в n/k-ом операционном модуле 2 соединен с выходом 23 10 второго блока 24 коррекции, первый вход:которого соединен с шиной 25 значения старшего разряда регистра сомножителя 1, а второй вход — с .первым входом 8 устройства умноже- 15 иия.

Блоки 17 и 24 коррекции содержат входы 26 — 29 к разрядов сомножителя, элементы И 30 — 33, сумматор.34, триггеры 35 и 36, выходы 37-40 триггеров являются выходом k разрядов коррекции.

Синхровходы триггеров 35 и 36 соединены с шиной 41 синхронизации. Входы старших разрядов сумматора 34 соединены с шиной 42 значения 0 . КоммУ- 25 татор 19 содержит элементы И 43 — 46, элементы ЗАПРЕТА 47 — 50, элементы

ИЛИ Ql — 54.

На входы 55 — 58 элементов И 43—

46 по шине 20 поступают сигналы с регистра множимого, а на входы 59—

62, объединенные в шину 18, элементов ЗАПРЕТА 47 — 50 подаются сигналы с блока 17 коррекции . Управляющий, сигнал подается со входа 15 по шине

63 на вторые входы элементов И 43 — 35

46 и на управляющие входы элементов

ЗАПРЕТА 47 — 50. Выходы элементов

ИЛИ 64 — 67 являются выходами коммутатора 19.

Устройство предназначено для умно. 40 жения и-разрядного В-ичного множимого íà m-разрядный множитель, также представленный в В-ичной ;системе счисления, причем оба сомножителя представлены в коде дополнения до B) (В ") °

Устройство работает следующим образом.

Один из сомножителей (назовем его HoRHMblM) записывается в регистр 1 50 сомножителя, а другой (множитель) поступает со входа 8 no k разрядов од,новременно. Процесс умножения происходит в операционных модулях 2 - 4, количество которых равно п/k

Каждый операционный модуль содержит узел вычисления частичных произве дений,который умножает числа, поступив. шие на его первый и второй входы,и по лученное произведение суммирует с числами поступившими на третий и чет- ао вертйй входы. Операционный модуль содержит также два буферных регистра, первый 6 иэ которых синхронизирует передачу информации as одного операционного модуля в другой а второй буф5 ферный регистр 7 используется для организации задержанного переноса.

Первые входы уэЛа выЧислениЯ частйчных произведений в операционных модулях соединены с входом 8 устройства умножения, на который поступают разряды множителя, а вторые входы соединены с соответствующими выходами регистра 1 множимого, причем на и/k -ый операционный модуль поступают старшие разряды множимого. . Так 1как в каждом такте образует-, ся по к разрядов произведения, то процесс умножения занимает (n+m) /k .тактов. Однако то, что сомножители представлены в дополнительном коде, приводит к получению неправильного произведения. Чтобы получить празильный результат, нужно к получившемуся произведению прибавить корректирующее слагаемое, которое и вырабатывают блоки -17 и 24 коррекции.Корректирующее слагаемое состоит иэ двух слагаемых (корреиций), первое нэ которых является дополнением до В множителя, умноженное на Х В", где Х > — значение знакового разряда . множимого, второе дополнение до В у И множимого, умноженное на УЗ В, где

У вЂ” значение знакового разряда множителя. Преобразование кода сомножителей в дополнительный код произво. дят блоки коррекции, а сдвиг корректи. рующих слагаемых на и или m разрядов (умножение на В" или В н) производится выбором точки и момента ввода коррекций.

Блок коррекции работает следующим образом.

В исходном состоянии триггер .35 устанавливается в состояние 1, Элементы И 30 — 33 преобразуют входной код в обратный. Таким образом, в первом такте суичатор 34 суммирует Обратный код числа с единицей в самом младшем разряде. При этом на его выходах S„-S4 образуются четыре младших разряда коррекции. Значение переноса запоминается в триггере 35 и суммируется в следующем такте.

Триггер 36 синхронизирует работу блока коррекции и его выходы 37 — 40 являются выходами блока коррекции.

По шине 14 поступает сигнал начальной установки.

В предлагаемом устройстве коррек ция множителя (первое корректирующее слагаемое) вводится через третий вход узла вычисления частичных произведе-. ний и/k -oro операционного модуля, начиная со второго такта. Этим обеспе-. чивается нужный сдвиг коррекции мно-! жителя на и разрядов.

При вводе коррекции множимого используется то обстоятельство, что, начиная c(m/k+1)-ro такта, на первые входы узлов вычисления частичных произведений поступают нули, и

1О18115 если на этот вход подать единицу, то второй его вход стает суммирующим, т.е. сигнал, поступающий на него, суммируется с сигналами, поступающими íà его третий и четвертый входы. Поэтому коррекция множимого вводится через второй вход.21 узла вычисления частичных произведений в первом операционном модуле

4 (также в последовательно-параллельном коде по к. разрядов. за такт}, N начиная с (m/k+1) -,го такта, чем и обеспечивается необходимый сдвиг коррекции.множимого íà m раЗряддв. для . осуществления такого ввода первый вход s узле вычисления частичных про- 15 изведений первого операционного модуля

4 выделен в отдельный вход 22. На этот вход в течение первых m/É так.тов поступают разряды множителя,.как и на вход 8 устройства умножения, а в последующие n/к тактов поступает единица по младшему разряду, если мно.. житель отрицательный, и все нули,ес-.. . ли положительный.

Еоммутатор работает следующим образом.

Если сигнал на входе 15 равен единице, то на выход коммутатора приходят разряды с выхода 20 регистра множимого,,если сигнал на..входе 15 равен нулю то — разряды коррекции с выхода

18 блока 37..коррекции.

Первые m/É .тактов регисФфг множимого хранит информацию,и коммутатор

19 пропускает разряды множимого. Начиная с (m/Ü+1)-го такта, регистр 1 работает в сдвиговом режйме, и коммута-, тор пропускает на вход 21 коррекцию . множимого. Если множитель положитель-, ный,то на.шине 22 нуль и коррекция не ,вводится, если же множитель отрицательный, то на шине 22 единица по младшему разряду и коррекция множимого суммируется, Использование устройства позволяет строить в интегральном виде умножитй- ли большой разрядности, работающие в дополнительном коде, что позволяет су. .щественно упростить арифметические устройства ЭВМ., снизить (йх стоимбсть,. уменьшить габариты, повысить надежность, 10l8ll5 вн