Устройство для умножения

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

19) (И) 3 iю 6 06 F 52 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3368105/18-24 (22) 24.12.81 (46) 23.05.83. Бюл. II 19 (72) В.С. Бабанский и В.Г. Бартенев (53) 681.325(088.8) (56) 1. Соловьев Г.Н. Арифметические устройства ЭВМ. М., "Энергия", 1979, с.бб.

2. IEEE Transactions on Computers, 1975 М 10, р. 1024, фиг. 4в.

3. "Электроника", 1970, N 10, с. 13, фиг. 1 (прототип). (54)(57) 1 ° УСТРОЙСТВО .ДЛЯ УМНОЖЕНИЯ, содержащее четыре блока памяти и пять сумматоров, причем вход младших раз.рядов первого сомножителя устройства соединен с первыми информационными входами первого и второго блоков памяти, вход старших разрядов первого сомножителя устройства соединен с первыми информационными входами третьего и четвертого блоков памяти, вход младших разрядов второго сомножителя устройства соединен с вторыми информационными входами первого и третьего блоков памяти, вход старших разрядов второго сомножителя устройства соединен с вторыми информационными входами второго и четвертого блоков памяти, первый выход первого блока памяти соединен с первым входом первого сумиатора, первый выход которого соедиенн с первым входом второго сумматора, первый выход третьего блока памяти соединен с первым входом третьего сумматора, второй вход которого соединен с первым выходом второго блока памяти, первый выход четвертого блока памяти соединен с первым входом четвертого сумматора, второй вход которого соединен с первым выходом третьего сумматора, второй выход четвертого блока памяти соединен с первым входом пятого сумматора, первый выход четвертого сумматора соединен с вторым входом пятого сумматора, второй выход второго блока nàмяти соединен с вторым вхоДом второго сумматора, второй выход третьего блока памяти соединен с вторым входом первого сумматора, второй выход

° первого блока памяти является первым выходом устройства, первый выход второго сумматора является вторым выходом устройства, о т л и ч аю щ е е с я тем, что, с целью . расширения области применения путем вычисления произведения в дополнительном коде, в него введены блок . инверсии, вестой и седьмой сумматоры, пятый и вестой блоки памяти, блок коррекции, блок формирования l знака, первый и второй элементы НЕ, при этом первый вход блока инверсии соединен с входом старших разрядов первого сомножителя устройства, а второй вход соединен с входом младших разрядов первого сомножителя, устройства, первые входы шестого и седьмого сумматоров соединены с выходом блока инверсии, первые информационные входы пятого и шестого блоков памяти соединены с входом старших разрядов первого сомножителя устройства, первый выход блока коррекции соединен с третьим входом пятого сумматора, первый вход блока формирования знака соединен с вторым выходом блока коррекции, а второй вход — с выходом блока инверсии, вход первого элементаНЕ соединен со знаковым входом первого сомножителя уст1О ройства, а выход соединен с вторыми управляющими входами пятого и шестого блоков памяти, вход второго элемента НЕ соединен со"знаковым входом второго сомножителя устройства, а выход соединен с управляющим входом блока инверсии, третьи управляющие входы третьего и четвертого блоков памяти соединены со знаковым. входом первого сомножителя устройства, третий информационный вход пятого блока памяти соединен с входом младших разрядов второго сомножителя устройства, выход пятого блока памяти соединен с первым входом третьего сумматора, третий информационный вход шестого блока памяти соединен с входом старших разрядов второго сомножителя устройства, выход шестого блока памяти соединен с первым входом пятого сумматора, первый вход блока коррекции соединен с вторым выходом третьего сумматора, второй вход блока коррекции соединен со знаковым входом первого сомножителя устройства, тре" тий вход блока коррекции соединен с входом младших раврядов второго сомножителя устройства, первый выход. шестого сумматора является третьим выходом устройства, второй вход шестого сумматора соединен с вторым выходом четвертого сумматора, выход седьмого сумматора является четвертым выходом устройства, /второй вход седьмого сумматора соединен с вторым выходом шестого сумматора, третий вход которого соединен с вторым выходом второго сумматора, второй выход первого сумматора соединен с третьим входом четвертого сумматора, третий вход третьего сумматора соединен со знаковым входом второго сомножителя устройства, выход пятого сумматора соединен с третьим входом седьмого сумматора, третий, четвертый и пятый выходы блока формирования знака являются пятым. выходом устройст ва, шестой и седьмой входы блока форм рования знака соединены с входом старших разрядов второго сомножителя ив ды групп с первой по четвертую элеиента И-ИЛИ-НЕ являются вторым входом блока, выход элемента И-ИЛИ-НЕ подключен к второму выходу блока и к первому входу сумматора, к второму входу которого подключен первый вход блока, выходы сумматора подключены к первому выходу блока.

19442 устройства, знаковым входом второго сомножителя устройства, знаковым входом первого сомножителя устройства, выходом второго элемента НЕ и выходом первого элемента НЕ соответственно.

2. Устройство по п. 1, о т л и ч аю щ е е с я тем, что блок Формирования знака содержит два элемента И-ИЛИ-НЕ и расширитель, при этом первый вход первой группы второго элемента И-ИЛИ-НЕ является шестым входом блока, второй вход первой группы второго. элемента И-ИЛИ-НЕ является седьмым входом блока, первый вход второй группы второго элемента И-ИЛИ-HF. является четвертым входом блока, вто. рой вход второй группы и первый вход третьей группы второго элемента И-ИЛИНЕ являются пятым входом блока, второй вход третьей группы второго элемента И-ИЛИ-НЕ подключен к выходу первого элемента И-ИЛИ-НЕ, третий вход третьей группы второго элемента И-ИЛИНЕ является первым входом блока, первый и второй входы четвертой группы второго элемента И-ИЛИ-НЕ подключены к первому и второму выходам расширителя соответственно, третий вход блока подключен к первым входам групп с первой по четвертую первого элемента

И-ИЛИ-НЕ, к вторым входам групп с пер вой по четвертую первого элемента

И-ИЛИ-НЕ подключен первый вход блока, к Ьходам расширителя подключен второй вход блока, выход второго элемента И-ИЛИ-НЕ является выходом блока.

3. Устройство по и. 1, о т л и ч аю щ е е с я тем, что блок коррекции содержит элемент И-ИЛИ-НЕ и сумматор, при этом первые входы групп с первой по четвертую элемента И-ИЛИ-НЕ являются третьим входом блока, вторые вхо19442

2 сомножителя соединен.с вторыми входами второго и четвертого блоков памяти, первый выход первого блока памяти соединен с первым входои первого сум5 иатора, первый выход которого соединен с первым аходои второго суииатора, первый выход третьего блока паияти соединен с первым входои третьего сумматора, второй вход которого со0 единен с первым выходом второго бло" . ка памяти, первый выход четвертого бло. блока памяти соединен с первым входом четвертого сумматора, второй вход которого соединен с первым выходом тре l5 тьего сумматора, второй выход четвертого блока памяти соединен с первым входом пятого суиматора, первый выход

1 10

Изобретение относится к циФровой вычислительной технике и может быть использовано в цифровых вычислительных машинах, а также в циФровых системах контроля и управления..

Известны устройства умножения, использующие матричный, табличный и смешанный способы выполнения опера- . ции умножения.

Известно-устройство, использующее табличный способ выполнения операции умножения, содержит специализированный блок памяти, в котором хранится результат выполнения операции умножения 1.1 $

Недостатком этого устройства являются ограниченные возможности в его реализации для иногоразрядных сомножителей, так как существующие и разрабатываемые микросхемы памяти пока имеют ограниченное. число ячеек.

Известно устройство, выполняющее умножение в дополнительном коде и содержащее матрицу по,щ полных сумматоров в ряду и (п "1) элементов И, выходы которых соединены с входами соответствующих сумматоров. Кроме того, устройство содержит входную и аы" ходную корректирующие схемы. 8ыходы входной корректирующей схемы, предназначенной для специального преобразования входных сигналов в новые двоичные переменные, соединены с соответствующими входами элементов И, а выходы сумматоров последнего ряда матрицы - c входои корректирующей . схемы, которая преобразует произведение сомножителей в дополнительный код С2 3.

Недостатком этого устройства в . сравнении с устройством, использующим табличный способ, является значи" тельное усложнение его схемы, приводя щее к усложнению конструкции и к снижению быстродействия.

Наиболее близким к предлагаемоиу является устройство для умножения, основанное на частичном использовании табличного способа в схемах матричного типа и содержащее четыре блока памяти и пять сумматоров, причеи вход младших разрядов первого соиножителя соединен с первыми входаии первого и второго блока памяти, вход старших раэ рядов первого сомножителя соединен с йервыми входами третьего и четвертого блока памяти, вход младших разрядов второго сомножителя соединен с вторыми входами первого и третьего блока памяти, вход старших разрядов второго четвертого сумматора соединен с вторым входом пятого сумиатора, второй выход второго блока памяти соединен. с вто"

20 рыи входои. второго сумматора, второй выход третьего блока памяти. соединен с вторым аходои первого сумматора,вто рой выход первого блока паияти является первым выходом устройства умноже25 ния1 пеРвый выход вторОгО Сумматора является вторым выходом устройства умножения Е33.

Достоинством этого устройства в сравнении с матричными устройствами

30 умножениЯ ЯалЯетсЯ простота конструкции и большее быстродействие, так как это устройство частично реализовано на основе табличного способа.

Недостатком этого устройства является отсутствие возможности выполнения операции умножения в- дополнитель.ном коде, так как для выполнения операции умножения двух чисел В дополни тельнои коде необходимо преобразова40 ние дополнительного кода в пряиой, а после осуществления операции умножения необходимо обратное преобразование. Преобразование дополнительного кода в прямой и из прямого в дополнительный потребует последовательного включения на входе и выходе устройства корректирующих схеи, что приведет к,увеличению аппаратурных затрат

- и к значительному снижению быстродей" ствия, Цель изобретения - расширение области применения устройства путем вы.числения произведения в дополнитель:ном коде.

Поставленная цель достигается теи, 55 что а устроиство для умножения, со" держащее четыре блока памяти и пять сумматоров, причем вход младших разрядов первого сомножителя устройства

3 101 соединен с первыми информационными входами первого и второго блоков памяти, вход старших разрядов первого сомножителя устройства соединен с пер10

20 устройства, выход шестого блока памяти соединен с первым входом пятого

25 дом пятого сумматора, второй выход 30 второго блока памяти соединен с вторым входом второго сумматора, второй выход третьего блока памяти соединен с вторым входом первого сумматора, второй выход первого блока памяти является первым выходом устройства, первый выход второго сумматора является вторым выходом устройства, введены блок инверсии, шестой и седьмой сумматоры, пятый и шестой блоки 1 памяти, блок коррекции, блок формирования знака, первый и второй элементы НЕ, при этом первый вход блока инверсии соединен с входом старших Разрядов первого сомножителя уст 45 ройства, а второй вход соединен с входом младших разрядов первого сомножителя устройства, первые входы шестого и седьмого сумматоров соединены с выходом блока инверсии, первые информационные входы пятого

50 и шестого блоков памяти соединены с входом старших разрядов первого сомножителя устройства, первый выход блока коррекции соединен с третьим входом пятого сумматора,„первый вход 55 блока формирования знака соединен с вторым выходом блока коррекции, а второй вход - с выходом блока инвервыми информационными входами третьего и четвертого блоков памяти, вход младших разрядов второго сомножителя устройства соединен с вторыми информационными входами первого и тре.тьего блоков памяти, вход старших разрядов второго сомножителя ус-.ройства соединен с вторыми информационными входами второго и четвертого. блоков памяти, первый выход первого блока памяти соединен с первым входом первого сумматора, .первый выход которого соединен с первым входом второго сумматора, первый выход третьего блока памяти соединен с первым входом третьего сумматора, второй вход которого соединен с первым выходом второго блока памяти, первый выход четвертого блока памяти соединен с первым входом четвертого сумматора, второй вход которого соединен с первым выходом третьего сумматора, второй выход четвертого блока памяти соединен с первым входом пятого сумматора, первый выход четвертого сумматора соединен с вторым вхо 114? 4 сии, вход первого элемента"RF. соединен со знаковым входом первого со" множителя устройства, а выход соединен с вторыми управляющими входами пятого и шестого блоков памяти, вход второго элемента НЕ соединен со знакоebs e o o 8TopoJo сомножителя устройства, а выход соединен с управляющим входом блока инверсии, третьи управляющие входы третьего и четвертого блоков памяти соединены со знаковым входом первого сомножителя устройства, третий информационный вход пятого блока памяти соединен с входом младших разрядов второго сомножителя уст.ройства, выход пятого блока памяти соединен с первым входом третьего сумматора, третий информационный вход шестого блока памяти соединен с входом старших разрядов второго сомножителя.сумматора, первый вход блока коррекции соединен с вторым выходом третьего сумматора, второй вход блока коррекции соединен со знаковым входомпервого сомножителя устройства, третий вход блока коррекции соединен с входом младших разрядов второго сомножителя устройства, первый выход шестого сумматора является третьим выходом устройства, второй вход шестого сумматора соединен с вторым выходом четвертого сумматора, второй вы" ход седьмого сумматора является четвертым выходом устройства, второй вход седьмого сумматора соединен с вторым выходом шестого сумматора, третии вход которого соединен с вторым выходом второго сумчатора, второй выход первого сумматора соединен с третьим входом четвертого сумматора, третий вход третьего сумматора соединен со знаковым входом второго сомножителя устройства, выход пятого сумматора соединен с третьим входом седьмого сумматора, третий, четвертый и пятый выходы блока формирования знака являются пятым выходом устройства, шестой и седьмой входы блока формирования знака соединены с входом старших разрядов второго сомножи" теля устройства, знаковым входом второго сомножителя устройства, знаковым входом первого сомножителя устройства, выходом второго элемента"НЕ и выходом nepaoro элемента HE соответственно.

Блок формирования знака содержит два элемента И-ИЛИ-НЕ и расширитель, 1019442

5 при этом первый вход первой группы второго элемента И-ИЛИ-HF. является шестым входом блока, второй вход первой группы второго элемента И-ИЛИ-НЕ является седьмым входом блока, первый . вход второй группы второго элемента И-ИЛИ-НЕ является четвертым входом блока, второй вход второй группы и первый вход третьей группы второго элемента И-ИЛИ-HF. являются пятым вхо-!о дом блока, второй вход третьей группы второго элемента И-ИЛИ-НЕ подключен к выходу первого элемента И-ИЛИ-НЕ, третий вход третьей группы второго элемента И-ИЛИ-HE является первым входом блока, первый и второй входы четвертой группы второго элемента И-ИЛИ-НЕ подключены к первому и второму выходам пасширителя соответственно, третий вход блока подключен к первым входам групп с первой по четвертую первого элемента

И-ИЛИ-НЕ, к вторым входам групп с первой по четвертую первого элемента И-ИЛИ-НЕ подключен первый вход блока, к входам расширителя подклю- чен второй вход блока, выход второго элемента И-ИЛИ-НЕ является выходом блока.

Блок коррекции содержит элемент зо

И.-ИЛИ-НЕ и сумматор, при этом первые .входы групп с первой по четвертую элемента И-ИЛИ-HE являются. третьим входом блока, вторые входы групп с первой по четвертую элемента И-ИЛИ-HF. являются вторым входом блока,з> выход элемента И-ИЛИ-НЕ подключен к второму выходу блока и к первому входу сумматора, к второму входу которого подключен первый вход блока, выходы сумматора подключены к перво- 40 му выходу блока.

На фиг. 1 изображена функциональная электрическая схема предлагаемого устройства; на фиг. 2 - блока фор-и мирования знака; на фиг. 3 - блока коррекции; на фиг. 4 - блока инверсии.

Устройство для умножения содержит первый блок 1 памяти, второй 2 памяти, третий блок 3 памяти, четвертый блок 4 памяти, пятый блок 5 памяти, шестой блок 6 памяти, первый сумматор 7, третий сумматор 8, второй сумматор 9, четвертый сумматор 10, пятый сумматор 11, шестой сумматор !2, седьмои сумматор 13, блок 14 формиром

9. вания знака, блок 15 инверсии, блок 16 коррекции, первый элемент HE 17, второй элемент HE 18.

Вход 19 является входом младшей половины кода первого сомножителя, I вход 20 - вход старшей половины кдда первого сомножителя, вход 21 — знаковый разряд первого сомножителя. Вход 22 является входом младшей половины кода второго сомножителя, вход 23 - вход старшей половины кода второго сомножителя, вход 24 " знаковый разряд второго сомножителя. На выходах 25-29 получается дополнительный код произведения первого сомножителя на второй сомножитель, представленных в дополнительном коде.

Блок 14 формирования знака, входами которого являются вход 30 - седьмой вход блока 14, вход 31 - четвертый вход блока 14, вход 32 - пятый вход блока 14, вход 33 - третий вход блока 14, вход 34 - первый вход блока 14, вход 35 - второй вход блока 14, а выходом блока 14 является выход 36, содержит первый элемент И-ИЛИ-НЕ 37, второй элемент И-ИЛИ-HF 38, расширитель 39. Вход 40 является шестым входом блока 14.

Блок 16 коррекции .содержит элемент И-ИЛИ-НЕ 41 и сумматор 42. Вход 43 является третьим входом блока 16, вход 44 — вторым входом блока 16, вход 45 — первым входом блока 16, а выход 46 - вторым выходом блока 16, выход 47 - первым выходом блока 16.

Блок 15 инверсии содержит первый элемент ИЛИ-НЕ 48 и второй элемент

ИЛИ-HF. 49. Вход 50 является вторым входом блока 15,вход 51 - первым ехо-. дом блока 15, вход 52 - третьим вхо- дом блока 15, а выход 53 - выходом блока 15.

В устройстве для умножения вход 19 младших разрядов первого сомножителя соединен с первыми информационными входами первого 1 и второго 2 блоков памяти, вход 20 старших разрядов первого сомножителя соединен с первыми информационными входами третьего 3 и четвертого 4 блоков памяти, вход 22 младших разрядов второго сомножителяс вторыми информационными входами первого 1 и третьего 3 блоков памяти, вход 23 старших разрядов второго сомножителя соединен с вторыми информационными входами второго 2 и четвер того 4 блоков памяти, первый выход первого блока 1 памяти соединен с nep"" вым входом первого сумматора 7> первый выход которого соединен с первым входом второго сумматора 9, первыи

7 1019 выход третьего блока 3 памяти соединен с первым входом третьего сумматора 8, второй вход которого соединен с первым выходом второго блока 2 памяти, первый выход четвертого блока 4 памяти соединен с первым sxoдом четвертого сумматора 10, второй вход которого соединен с.первым выходом третьего сумматора 8, второй выход четвертого блока 4.памяти соеди 1а нен с первым входом пятого сумматора 11, первый выход четвертого сумматора 10 соединен с вторым входом пятого сумматора 11, второй выход второго блока 2 памяти соединен с вторым входом второго сумматора 9, второй выход третьего блока 3 памяти соединен с вторым входом первого сумматора 7. Второй выход первого блока 1 памяти является первым выходом 25 устройства., первый выход второго сумматора 9 является вто" рым выходом 26 устройства, первый вход блока 15 инверсии соединен с входом 20 старших разрядов первого сомножителя, а второй вход соединен с входом 19 младших разрядов первого сомножителя, первые входы шестого 12 и седьмого 13 сумматоров соединены с выходом блока 15 инверсии. Первые входы пятого 5 и шестого 6 блоков памяти соединены с входом 20 старших разрядов первого сомножителя. Первый выход блока 16 коррекции, соединен с третьим" входом пятого сумматора 11.

Первый вход блока 14 формирования зназ ка соединен с вторым выходом блока 16, коррекции, а второй вход - с выходом блока 15 инверсии. Вход первого эле" мента НЕ 17 соединен со знаковым вхо дом 21 первого сомножителя, а выход щ соединен с вторыми управляющими-входа" ми пятого 5 и шестого 6 блоков памяти. Вход второго элемента НЕ 18 соеди- нен со знаковым входом 24 второго сомножителя, а выход соединен с управ ляющим входом блока 15 инверсии. Третьи управляющие входы третьего 3,и четчетвертого.4 блоков памяти соединены со знаковым входом 21 первого сомно" жителя, выход пятого блока 5 памяти, третий информационный вход которого соединен с входом 22 младших разрядов второго сомножителя, соединен с первым входом третьего сумматора 8. Выход шестого блока б памяти, третий инфор5$ мационный вход которого соединен с входом 23 старших разрядов второго сомножителя, соединен с первым входом пятого сумматора 11. Первый вход бло442 8 ка 16 коррекции соединен с вторым вы- ходом третьего сумматора 8, второй вход блока 16 коррекции соединен со знаковым входом 21 первого сомножителя. Третий вход блока 16 коррекции соединен с входом 22 младших разрядов второго сомножителя. Второй вход шестого сумматора 12, первый выход которого является третьим выходом 27 устройства, соединен с вторым выходом четвертого сумматора 10. Второй вход седьмого сумматора 13, выход которого является четвертым выходом 28 устройства, соединен с вторым выходом шестого сумматора 12, третий вход которого соединен с вторым выходом второго сумматора 9. Второй выход первого сумматора 7 соединен с третьим вхо. дом четвертого сумматора 10. Третий вход третьего сумматора 8 соединен со знаковым входом 24 второго сомножителя. Выход пятого сумматора 11 сьединен с третьим. входом седьмого сумматора 13. Третий, четвертый, пятый, шестой и седьмой входы блока 14 формирования знака, выход которого является пятым знаковым выходом 29 устройства, соединены с входом 23 старших разрядов второго сомножителя, знаковым входом 24 второго сомножителя, знаковым входом 21 первого сомножите" ля, выходом второго элемента НЕ 18 и. выходом первого элемента НЕ 17 соотве1ственно.

Рассмотрим работу устройства на примере умножения двух 9-разрядных сомножителей с получением 17-разрядного произведения. На входы устройства подаются следующие коды: дополнительный код первого сомножителя (мноw ro ), который состоит из младших четырех разрядов вход,.19, старших четырех разрядов (вход 20 ), знакового разряда (вход 21 ) и дополнительный код второго сомножителя (множителя ), который также состоит из младших четырех разрядов (вход 22), старших четырех разрядов вход 23), знакового разряда (вход 24). На втором выходе первого блока 1 памяти, первом выходе второго сумматора 9, первом выходе шестого сумматора 12; выходе седьмого сумматора 13 и выходе блока 14 формирования знака, т.е. на выходах 25-29 получается дополнительный код произведения первого сомножителя на второй сомножитель ° Причем, выходы 25-28, результаты произведения, имеют 4-разрядный од, а выход 29 содержит один разряд

9 1019" кода знака числа результата произведения. Коды множимого и множителя с

1 разбиением на группы младших и старших разрядов (по четыре. разряда ) подаются в поочередной комбинации одно- временно на адресные входы блоков 1-6. памяти, что приводит к выбору инФормации из соответствующей ячейки блоков памяти, где записан код частичного произведения (8-разрядный код ). Коды частичных произведений с первого 1, второго 2, третьего 3, четвертого 4 блоков памяти поступают для суммирования на первый 7, второй 9, третий 8, четвертый 10, пятый 11 сумм".торы, на выходе которых получается результат произведения, который требует компенсации по старшей половине восьми разрядов числа при умножении на отрицательный множитель, что осуществляется на шестом 12 и седьмом 13 суммато20 рах. Величина, на которую необходимопроводить. компенсацию результата произведения, определяется с помощью бло" ка 15 инверсии в зависимости от значения множимого и управляется инверсным знаковым разрядом множителя, с выхода второго элемент@ .НЕ 18. Для положительного множителя величина на выходе. блока l5 инверсии тождественно равна нулю, .е. при этом компенсации не происходит. При умножении отрицательного множимого вместо половины старших разрядов кода частичного произведения, выдаваемого с flepeoro выхода третьего 3 и второго выходаз5 четвертого 4 блоков памяти, подаются коды частичных произведений с выходов пятого 5 и шестого б блоков памяти, которые выбираются по второму управляющему входу, подключенному к выходу первого элемента НЕ 17. Таким .образом, при отрицательном множимом происходит суммирование на первом 7, втором 9, третьем 8, четвертом 10 и пяток 11 сумматорах частичных произведений в дополнительном коде. Полученный на выходе второго 9, четвертого 10 и пятого 11 сумматоров результат произведения в дополнительном коде необходимо скорректировать для частного случая при равенстве нулю младших разрядов множителя. по старшей одночетвертой группе разрядов с помощью блока 16 коррекции.

Блок 14 Формирования знака осуществляет получение знакового разря55 да результата произведения, представленного в дополнительном-,коде с учетом частных случаев умножения от

42 10 рицательного одного из сомножителей на другой сомножитель, равный нулю.

Выполнение операции умножения для положительных множимого и множителя осуществляется путем суммирования прямых кодов частичных произведений первого 1, второго 2, третьего 3 и четвертого 4 блоков памяти на первом 7, втором 9, третьем 8, четвертом 10 и пятом 11 сумматорах без компенсации на шестом 12 и седьмом 1» сумматорах. При умножении отрицательного иножимого на положительный множитель выполняется суммирование на тех же сумматорах, но уже по значению дополнительных кодов частичных произведений от прежних первого 1, . второго 2, второго выхода третьего 3 и nepeoro выхода четвертого 4 блоков памяти.и дополнительных кодов по старшей половине разрядов от пятого 5 и шестого 6 блоков памяти, результат произведения не требует компенсации на шестом 12 и седьмом 13 сумматорах, так как множитель положителен, и проходит на выход устройства без изменения. При умножении положительного множимого на отрицательный множитель работа устройства происходит в том же порядке, как и для случая обоих положительных сомножителей, за исключением введения в работу в этом случае ком-. пенсации результата произведения, которая осуществляется на шестом 12 и седьмом 13 сумматорах. При умножении отрицательных и множимого и множителя устройство работает как и в случае отрицательного множимого и положитель" ного множителя, за исключением введения в работу для этого случая компен.сации результата произведения, которая осуществляется на шестом 12 и седь. мом 13 сумматорах.

Технико-зкономическая эФФективность изобретения заключается в следующем.

В предлагаемом устройстве для умно" жения из-за того, что дополнительно введеные пятый и шестой блоки памяти, блок коррекции, блок Формирования знака. включены параллельно с блоками известного устройства, практически не вносится дополнительная временнаязадержка во время перемножения со" множителей, Последовательно включенч ные с блоками известного устройства шестой и седьмой сумматоры, также не вносят существенной дополнительной. временной задержки, так как иэ-за изменения взаимных связей между первым, 11 10 вторым, третьим и четвертым сумматорами по цепи переноса временная задержка, вносимая во время перемножения от суммирования частичных произведений на первом, втором, третьем, четвертом, пятом, шестом и седьмом сумматорах, меняется незначительно.

Дополнительные аппаратурные затраты двух 9-и разрядных кодов. сомножителей при реализации устройства для умножения для блока коррекции фиг. 3 ), блока формирования знака фиг. 21, блока инверсии (фиг. Ц составляют: одна микросхема 133ЛЕЗ,одна микросхема 133ИИ2, одна микросхема 133ЛДЗ, две микросхемы 133ЛЕ1, одна микросхема 133ЛРЗ, кроме этого, для реализации шестого и седьмо" гр сумматоров необходимо две микросхемы 133ÈÈÇ, для реализации пятого и шестого блоков памяти " две микросхемы К556РТ4, и одна микросхема

133ЛН1 - для первого и второго зле19442 12 ментов ЯЕ. Всего требуется дополнительно 11 корпусов микросхем.

Оценивая полную реализацию устройства для рассматриваемого примера, когда его функциональные"блоки выполнены на микросхемах 133 се-. рии, а блоки памяти - на микросхемах ПЗУК556РТ4, можно привести сле" дующие его характеристики: общее не а обходимое число корпусов микросхем 24, размеры монтажной платы

13 х 13 см, достижимое быстродействие 282 нс, потребляемая мощность не более 7,5 Вт.

М

Предлагаемое .устройство для умножения вычисляет произведения чисел не только в прямых кодах, но и в до полнительных, имеет соизмеримое с из" вестным устройством быстродействие и незначительное увеличение объекта аппаратуры, необходимое для реализации новых функций. 019442

1019442

101 944?

ВНИИПИ Заказ 3705/43 Тираж 706 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 5