Реверсивный счетчик импульсов

 

РЕВЕРСИВНЫЙ СЧЕТЧИК ИМПУЛЬСОВ , содержащий последовательно соединенные реверсивные счетные разряды , четыре D-триггера, источник синхронизирующих сигналов, четьфе элемента И-НЕ, тактовые входы первого и второго триггеров соединены с входами устройства, информационные входы первого.и второго триггеров соединены с шиной логической единицы, .а их прямае выходы соединенны с информационными входами соответственно третьего и четвертого триггеров, пря1Ф1е выходы которых соединены с первыми входами соответственно первого, второго и третьего, четвертого элементов И-НЕ, а инверсные выходы - с вторыми входами соответственно третьего и первого элементов И-НБ, выходы второго и четвертого элементов И-НЕ соединены со входами установки в нуль соответственно первого и второгчэ D-триггеров , отличающийся тем, что, с целью расширения функциональных возможностей, в него введены элемент равнозначности, делитель синхронизирующих сигналов пятый , шестой, седьмой, восьмой, девятый, десятый и одиннадцатый элементы И-НЕ, четыре элемента ИЛИ-НЕ и три инвертора , причем входы элемента равнозначности соединены с шинами управления направлениями счета по каждому каналу, выход элемента равнозначности подключен к первым входам пя-. того и шестого элементов И-НЕ, вторые входы которых соединены соответственно с первым и вторым выходом делителя синхронизирующих сигналов, вход которого соединен с первым выходом источника синхронизирующих сиг . налов, выход элемента равнозначности через первый инвертор соединен с первым входом седьмого элемента И-НЕ, второй вход которого соединенС первым выходом источника синхронизирующих сигналов, выходы пятого и седьмого элементов И-НЕ через первый элемент ИЛИ-НЕ соединены с тактовым входом третьего D -триггера и вторым входом второго элемента И-НЕ, выходы шестого и седьмого элементов И-НЕ f через второй элемент соединены: ica. |(Л с тактовым входом четвертого Ъ -триг-j гера и вторым входом четвертого элемента И-НЕ входы сброса третьего и 1| четвертого D -триггеров соединены co-J ответственно с выходами шестого и С пятого элементов И-RE, третий вход первого элемента И-НЕ соединен с шиной управления направлением счета первого канала, третий вход.третьего 4 1чЭ элемента И-НЕ через второй инвертор соединен с шиной управления направлением счета второго канала, первый вход восьмого элемента И-НЕ соединен с шиной управления направлением сче00 та второго канала, второй вход восьел мого элемента И-НЕ соединен с прямым выходом четвертого D-триггера, а тре .тий вход гс инверсным выходом третьего D--триггера, первый вход девятого элемента И-НЕ соединен через третий инвертор с шиной управления направлением счета первого канала, второй вход девятого элемента И-НЕ соединенс прямым выходом третьего1 -триггера , а третий выход - с инверсным выходом четвертого D-триггера , выходы первого и восьмого эле-. |Ментов И-НЕ через третий элемент |НЛИ-НЕ...соединены с первым входом де

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

5(51) Н 03 К 23/00

ОПИСАНИЕ ИЗОБРЕТЕНИ,.

H АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОбРЕТЕНИЙ И ОТКРЫТИЙ (21) 3418479/18-21 (22). 12. 02. 82 (46) 15. 09. 83. Бюл. 9. 34 (72) В.С. Крук, Б. Г, Марголи н, Е.С. Назимов, С.Е. Токовенко и В.П.Филиндаш (53) 621. 374. 32 (088. 8) (56) 1. Авторское свидетельство

СССР по заявке Р 3291582, кл. Н 03 К 23/00, 21,05.1981 (54)(57) PEBEPCHBHbN СЧЕТЧИК HMI1VJ3bCOB, содержащий последовательно соединенные реверсивные счетные раз-. ряды, четыре D-триггера, источник синхронизирующих сигналов, четыре элемента И-НЕ, тактовые входы первого и второго триггеров соединены с входами устройства, информационные входы первого и второго тригге.ров. соединены с шиной логической единицы, а их прямые выходы соединены с чнформационными входами соот"ветственно третьего и четвертого триггеров, прямые выходы которых соединены с первыми входами соответ- . ственно первого, второго и третьего, четвертого элементов И-НЕ, а инверсные выходы — с вторыми входами соответственнд третьего и первого элементов И-НЕ, выходы второго и четвертого элементов И-НЕ соединены со входами установки в нуль соответственно.первого и второго 3 -триггеров, отличающийся тем, что, с целью расширения функциональных возможностей, в него введены элемент равнозначности, делитель синхронизирующих сигналов asтый,шестой, седьмой, восьмой, девятый, десятый и одиннадцатый элементы И-НЕ, четыре элемента ИЛИ-НЕ и три инвертора, причем входы элемента равнозначности соединены с шинами управления направлениями счета по каждому каналу, выход элемента равнознач ности подключен к первым входам пя-.

„„SU„„1042185 А того и шестого элементов И-НЕ, вторые входы которых соединены соответ- ственно с первым и вторым выходом делителя синхронизирующих сигналов, вход которого соединен с первым вы-. ходом источника синхронизирующих сигналов, выход элемента равнозначности через первый инвертор соединен с первым входом седьмого элемента И-НЕ, второй вход которого соединен с первым выходом источника синхронизирующих сигналов, выходы пятого и седьмого элементов И-НЕ через первый элемент ИЛИ-НЕ соединены с тактовым входом третьего 9 -триггера и вторым входом второго элемента И-НЕ, выходы шестого и седьмого элементов И-HE Я через второй элемент ИЛИ-.НЕ соединены1 а твктовмм входам четвертого Й -григ-(/) гера и вторым входом четвертого элемента И-НЕ, входы сброса третьего и ( четвертого D -триггеров соединены.со ответственно с выходами шестого и Я пятого элементов И-НЕ, третий вход первого элемента И-НЕ соединен с шиной управления направлением счета первого канала, третий вход, третьего 4 0 элемента И-НЕ через второй инвертор «ф» . соединен с шиной управления направлением счета второго канала, первый Ю вход восьмого элемента И-НЕ соединен фивы с шиной управления направлением счета второго канала, второй вход вось- 4

Мого элемента И-НЕ соединен с пряжам выходом четвертого D-триггера, а тре .тий вход -. с инверсным выходом третьего D -триггера, первый вход девятого элемента И-НЕ соединен через третий инвертор с шиной управления направлением счета первого канала, второй вход девятого элемента И-НЕ соединен с прямым выходом третьего. )-триггера, а третий выход — с инверсным выходом четвертого 3 -триггера, выходы первого и восьмого эле-, I меFIToB II- НЕ через третий элемент

ИЛИ-НЕ..соединены с первым входом де1042185 сятого элемента И-НЕ, выходы третьего и девятого элементов И-HE через четвертый элемент ИЛИ-НЕ соединены с первым входом одиннадцатого элемента И-НЕ, вторые входы десятого и одиннадцатого элементов И-НЕ объИзобретение относится к радиоэлектронике и может быть использовано в автоматике, вычислительной и циф-. ровой измерительной технике.

Известен реверсивный счетчик импульсов, содержащий последовательно соединенные реверсивные счетные разряды, источник синхронизирующих сигналов, четыре -триггера, четыре элемента И-НЕ. Этот источник обеспечивает совмещенный счет входных сигналов, поступающих по разным каналам при совпадении их во времени (1 ).

Недостаток известного устроиства—

l ограниченные функциональные возможности, обусловленные жестким определением направления счета сигналов, поступающих по разным каналам: сложение по первому и вычитание — по второму. В универсальных. счетчиках требуется как коммутация входов сло- .20 жения и вычитания, так и обеспечение

Счета сигналов по обоим каналам в одном направлении.

Целью изобретения является расширение функциональных возможностей . 25 устройства, т.е. обеспечение возможности управления направлением счета сигналов, поступающих по двум каналам.

Поставленная цель достигается тем,3Р что в реверсивный счетчик импульсов, содержащий последовательно соединенные реверсивные счетные разряды, первый, второй, третий и четвертый

0-триггера, источник синхРонизирую- 35 щих сигналов, четыре элемента И-НЕ, тактовые входы первого и второго триггеров соединены с входами устройства, информационные входы первого и второго триггеров соединены с шиной логической единицы, а их пряМяе выходы соединены с информационными входами соответственно третьего и четвертого триггеров, прямые выходы которых соединены с первыми входами соответственно первого, вто 45 рого и третьего, четвертого элементов И-НЕ, а инверсные выходы — с вторыми входами соответственно третьего и первого элементов И-НЕ, выходы второго и четвертого элементов 50

И-НЕ соединены .со входами установки в нуль соответственно первого и втоединены между собой и соединены с вторым выходом источника синхрони-, зирующих сигналов, выходы десятого и одиннадцатого элемента И-НЕ соединены соответственно с входами сложения и вычитания первого счетного разряда. рого Э -триггеров, введены элемент равнозначности, делитель синхронизирующих сигналов, пятый, шестой, седьмой, восьмой, девятый, десятый н одиннадцатый элементы И-НЕ, четыре элемента ИЛИ-НЕ и три инвертора, причем входы элемента равнозначности соединены с шинами управления направлениями счета по каждому каналу, выход элемента равнозначности подключен к первым входам пятбго и шестого элементов И-НЕ, вторые входы которых соединены соответственно с первым и вторым выходом делителя синхронизирующих сигналов, вход которого соединен с первым выходом источника синхронизирующих сигналов, выход элемента равнозначности через первый инвертор соединен с первым входом седьмого элемента И-НЕ, второй вход которого соединен с первым выходом источника синхронизирующих сигналов, выходы пятого и седьмого элементов И-ИЕ через первый элемент

ИЛИ-HE соединены с тактовым входом третьего Д -триггера и вторым входом второго элемента И-НЕ, выходы шестого и седьмого элементов И-НЕ через второй элемент ИЛИ-НЕ соединены с тактовым входом четвертого D --триггера и вторым входом четвертого элемента И-НЕ, входы сброса третьего и четвертого )) -триггеров соединены соответственно с выходами .шестого и пятого элементов И-НЕ, третий вход первого элемента И-НЕ соединен. с шиной управления направлением счета первого канала, третий вход третьего элемента И-НЕ через второй инвертор соединен с шиной управления направлением счета второго канала, первый вход восьмого элемента И-НЕ соединеи с шиной управления направлением счета второго канала, второй вход восьмого элемента И-НЕ соединен с прямым выходом четвертого )) -триггера, а третий вход — с инверсным выходов третьего 2 -триггера, первый вход девятого элемента И-ЙЕ соединен че" рез третий инвертор с шиной управления направлением счета первого канала, второй вход девятого элемента И-HE соединен с пряьым выходом третьего )) -триггера, а третий выторого соединен со вторым выходом источника 2, выходы элементов 17 и 19 через первый элемент ИЛИ-HE 24 соединены с так-оным входом триггера

5, выходу элементов -18 и 19 через элемент ИЛИ-HE 25 соединены с тактовым входом триггера 6, входы сброса триггеров 5 и 6 соединены с выходами элементов 18.и 17 соответственно, прямой выход триггера 5 соединен с первым входом элемента 21, инверсный выход триггера 5 соединен со входом элемента 20, прямой выход триггера б соединен .с первым входом элемента 20, инверсный выход триггера 6 соединен со входом элемента

21. Первый вход элемента 9 соединен с шиной 31 управления направлением счета первого канала, первый вход элемента 10 через инвертор 29 соединен с шиной 32 управления направлением счета второго канала, первый вход восьмого элемента 20 соединен с шиной 32, первый вход элемента 21 через инвертор 28 соединен с шиной

31, выходы элементов 9 и 20 через элемент ИЛИ-НЕ 26 соединены с первым входом элемента 22, выходы элементов

10 и 21 через элемент 27 соединены с первым входом элемента 23, вторые входы элементов 22 и 23 объединены между собой и соединены с первым выходом источника 2, выходы элементов 22 и 23 соединены соответственно с входами сложения и вычитания пер вого счетного разряда 1.

Рассмотрим работу устройства в режиме вычитания по каждому каналу.

В этом случае по шинам 31 н 32 управления направлениями счета поступают уровни логического нуля, при этом на выходе элемента 15 уровень логической единицы. Уровень логической единицы будет на выходе элемента 15 при работе устройства н режиме суммирования по каждому, ка" налу, в этом случае по шинам управления направлениями счета поступают, уровни логической единицы.

В исходном положении триггеры

3-6 находятся в нулевом состоянии, поэтому на выходах элементов 7-.10 и 20, 21 - уровень логической едини" цы, вследствие этого на выходах элементов 26-27 — уровень логического нуля, поэтому на выходах элементов, 22 и 23 (на входах сложения и вычи тания первого счетного разряда) будут уровни логической единицы.

Источник 2 вырабатывает тактовые сигналы Т1 и Т2. Делитель 16 синхронизирующих сигналов делит тактовые сигналы.Т1 на два и нырабатывает два одинаковых по частоте, но сдвинутых друг относительно друга сигнала

ТЗ и Т4.

Первый счетный импульс, поступаю щий на вход первого канала 11, пере

3, 10421

I ход - с инверсным выходом четверто-го D -триггера, выходы первого и восьмого элементов И-НЕ через тре.тий элемент ИЛИ-HE соединены с пер,вым входом десятого элемента И-НЕ, выходы, третьего и девятого элементов

И-НЕ через четвертый элемент ИЛИ-НЕ соединены с первым входом одиннад-, цатого элемента И-НЕ, вторые входы десятого и одиннадцатого элементов

И-НЕ объединены между собой и co-. 10 единены с вторым выходом источника синхронизирующих сигналов, выходы десятого и одиннадцатого элементов, И-НЕ соединены соответственно с входами сложения и вычитания первого 15 счетного разряда.

На чертеже представлена функциональная схема устройства.

Реверсивный счетчик импульсов содержит последовательно соединенные 2О реверсивные счетные разряды 1, источник 2 синхронизирующих сигналов, четыре D òðèããåðà 3-6, четыре эле-. мента И-НЕ 7-10, тактовые входы 11 и 12 триггеров 3 и 4, по которым поступают соответственно счетные сигналы сложения и вычитания, информационные входы 13 и 14 триггеров

3 и 4 соединены с шиной единичного потенциала. Выходы триггеров 3 и 4 30 соединены с D -входами триггеров 5 и 6 соответственно, тактовый вход триггера 5 соединен с первым входом элемента И-НЕ 7,. второй вход которого соединен с единичным выходом триггера 5, а выход элемента И-НЕ 7 соединен со входом сброса триггера

3, единичный выход триггера 5 и нулевой выход триггера 6 соединены со входами элемента И-НЕ 9, тактовый вход триггера 6 соединен с первым. 40 входом элемента И-НЕ 8, второй вход которого соединен с единичным выхо дом триггера б, а выход элемента

И-НЕ 8 соединен с входом сброса триггера 4, единичный выход триггера 45 б и нулевой выход триггера 5 соединены со входами элемента И-НЕ 10, элемент 15 равнозначнасти, делитель

16 синхронизирующих сигналов, пятый, шестой, седьмой, восьмой, девятый, десятый и одиннадцатый эле.менты И-НЕ 17-23, четыре элемента

ИЛИ-НЕ 24-27, три инвертора 28-30, входы элемента 15 равнозначности соединены с шинами 31 и 32 управления направлениями счета по первому и второму каналам соответственно, выход элемента 15 подключен к первым входам элемента 17 и 18, вторые:входы которых соединены соответственнОс первым и вторым входом делителя

16, вход которого соединен со втб" рым выходом источника 2 сннхрониэирующих сигналов, выход элемента 15 через инвертор 30 соединен с первым входом элемента 19, второй вхОд Ыо-. 65

1042185 водит триггер 3 в единичное состояние. Ближайший импульс ТЗ сначала проходит через элемент 17 и подтверждает нулевое состояние триггера 6, затем проходит через элемент 24 на тактовый вход триггера 5 и переводит 5

его в единичное состояние, на инверсном выходе этого триггера — логический нуль, после чего этот же импульс поступает через элемент 7 на вход сброса триггера 3 и устанавли О вает его в нуль. Так как на всех трех входах элемента 21 уровня логической единицы, то на его выходе будет уровень логического нуля, следовательно на выходе элемента 15

27 будет уровень логической единицы, поэтому через элемент 23 на вход вычитания первого счетного разряда

1 пройдет один импульс Т2.

Второй счетный импульс, поступающий на вход второго канала 12, переводит триггер 4 в единичное состояние. Ближайший импульс Т4 проходит через элемент, 18 на вход сброса триггера 5 и устанавливает его в

25 исходное состояние, затем проходит через элемент 25 на тактовый вход триггера 6 и переводит его в единичное состояние,. на инверсном выходе этого триггера — логический нуль, после чего этот же импульс поступает через элемент 8 на вход сброса триггера 4 и устанавливает его в нуль. Таким образом, по импульсу Т4 на втором и третьем входах элемента

21 появляются уровни логического ну- 35 ля, а на всех входах элемента 10 будут уровни логической единицы, поэтому на выходах этих .элементов будут соответственно уровни логической единицы и логического нуля. На вы- 40 ходе элемента 27 удерживается уровень логической единицы, поэтому еще один импульс Т2 проходит на вход вычитания первого счетного разряда. Следующий импульс ТЗ, прошедший через 45 элемент 17, устанавливает триггер 6 в исходное нулевое состояние.

При поступлении третьего и четвертого счетных импульсов по первому и второму каналам соответственно схема работает аналогично описанно,му выше.

При работе устройства в режиме сложения по каждому каналу работают элементы 9 и 20, элемент 26 и элемент 22, счетные сигналы Т2 поступают при этом на вход сложения первого счетного разряда. На выходах элементов 10 и 21 - уровни логической единицы, на выхЬде элемента 27 - уровень логического нуля, поэтому сигналы Т2 на вход вычитания первого счетного разряда не поступают.

Рассмотрим работу устройства в режиме сложения по первому каналу и в режиме вычитания по второму. 65

В этом случае по шине управления направлением счета первого канала поступает уровень логической единицы, а второго канала — уровень логического нуля. На выходе элемента

15 при разноименных логических уровнях на шинах управления направлением счета каждого канала будет уровень логического нуля. Поэтому на выходах элементов 17,18, 20 и 21,, инвертора

30 постоянно находится уровень логической единицы.

В исходном положении триггеры

3-6 находятся в нулевом состоянии, следовательно на инверсных выходах триггеров 5 и 6 будут уровни логической единицы, а на выходах элементов 7-10 — уровень логической единицы, вследствие этого на выходах элементов 26, 27 уровень логического нуля, поэтому на выходах элементов

22 и 23 будут уровни логической единицы.

Счетные сигналы, поступающие одНовременно (в одном промежутке между соседними импульсами Т1) на вход первого и второго каналов 11 и 12, переводят соответственно триггеры

3 и 4 в единичное состояние. Ближайший импульс Т1 проходит через элемент 19, элементы 24 и 25, переводит триггеры 5 и 6 в единичное состояние, после чего этот же импульс поступает через элементы 7 и 8 соответственно на входы сброса триггеров 3, 4 и устанавливает их в нулевое состояние. На выходах элементов 9 и 10 продолжают оставаться .уровни логической единицы, так как на их третьи входы с инверсных выходов триггеров 26 и 27 продолжают оставаться уровни логического нуля и сигналы Т2 не поступают на входы сложения и вычитания первого счетного разряда. Таким образом, при одновременном поступлении (в одном промежутке между соседними импульсами Т1) входных сигналов по первому каналу на сложение, а по второму на вычитание или наоборот, импульсы на вход первого счетного разряда не поступают.

Следующий счетный импульс, поступающий на вход первого канала, переводит триггер 3 в единичное состоя ние. Ближайший импульс Т1 проходит через элементы 19, 24 и подтверждает единичное состояние триггера 5, а также проходит через элемент 7 и устанавливает триггер 3 в нулевое состояние. Этот же импульс Т1 проходит через элемент 25 на тактовый вход триггера 6, устанавливает его в нулевое состояние, так как на его информационном входе имеется уровень логического нуля. На всех входах элемента 9 будут уровни логической единицы, поэтому на его выходе будет

1042185 с уровень логического нуля, а на выходе элемента 26 будет уровень логической единицы и.. на вход сложения первого счетного разряда 1 через элемент 22 пройдет один импульс Т2.

Следующий счетный импульс, поступающий на вход второго канала, переводит триггер 4 в единичное состояние. Ближайший импульс Т1 проходит через элементы 19 и 25, переводит триггер б в единичное состояние, 10после чего этот же импульс поступает через элемент .В на вход сброса триггера 4 н устанавливает его в нулевое состояние. Импульс Т1 через элемент 24 устанавливает триггер 5 15 в нулевое состояние, так как на его информационном входе имеется в это время уровень логического нуля, вследствие чего на выходе элемента

9 устанавливается уровейь логической единицы, а на выходе элемента 2буровень логического нуля, поэтому сигналы Т2 через элемент 22 не проходят. В зто же время на всех входах

:элемента 10.устанавливаются уровни логической единицы, поэтому на его выходе будет уровень логического нуля, а на выходе элемента 27 ус.тановится уровень логической единицы и ближайший импульс Т2 прсйдет через элемент 23 на вход вычитания первого счетного разряда 1.

При поступлении следующего импульса.по второму каналу устройство работает так же как описано выше, и еще один импульс Т2 поступает на вход вычитания первого счетного разряда.

При работе устройства в режиме вычитания по первому каналу и сложения по второму работают элементы 21 и 20 соответственно.

Таким образом, введение в реверсивный.счетчик дополнительных элементов — элемента равнозначности, делителя синхронизирующих сигналов, элементов И-НЕ, элемента ИЛИ-НЕ и инверторов позволяет управлять направлением счета входных сигналов

Р поступающих по двум каналам, т.е. обеспечивает расширение функциональных воэможностей реверсивного счетчика импульсов.

Составитель Л. Симонова l

Редактор Н. Горват Техред Ж.Кастелевич яско

A. Тяско

Заказ 7147/57 Тираж 936 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент,", r. Ужгород, ул. Проектная, 4