Устройство для исправления пачек ошибок
УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ПАЧЕК ОШИБОК, содержащее входной регистр, информационный регистр, регистр ошибок, блок элементов И, блок обнаружения пачек ошибок и сумматор по: модулю два, причем вход вход него регистра является информацион- : ным входом устройства, информационный выход соединен с входом информационного регистра, выход которого соединен с информацинными входами блока обнаружения пачек ошибок и сумг матора по модулю два, выход .которого является выходом устройства,, а вход корректирующего кода соединен с выходом блока элементов И, первый ; вход которого соединен с выходом регистра ошибок, вход которого соединен с выходом разряда ошибки ,входтного регистра, выход разряда и ; , идентификатора, информации которого; соединен с разрешающим входом блока о
„„su„„1043658 A
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
3(51) G 06 F 11/08
ОПИСАНИЕ ИЗОБРЕТЕНИИ
Р»»
Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3393240/18-24 (22) 05.01.82 (46) 23.09.83. Бюл. «« 35 (72) Л.Л.Лебедь и В.В.Решенников (71) Пензенский филиал Всесоюзного научно-исследовательского технологического института приборостроен и.я (53) 681. 3 (088. 8) (56) 1. Темников Ф.Е. и др.. Теоретические основы информационной техники. N., Энергия, ° 1979, с.204-208.
2. Цифровая вычислительная техника.и программирование . Вып.4, N., " Советское радио, 1968, с.124135 (прототип). (54)(57) УСТРОИСТВО ДЛЯ ИСПРАВЛЕНИЯ
ПАЧЕК ОШИБОК, содержащее входной регистр, информационный регистр, регистр ошибок, блок элементов Й, блок обнаружения пачек ошибок и сум= . матор по модулю два, причем вход входного регистра является информационным входом устройства, информацион- - ный выход соединен с входом информационного регистра, выход которого . соединен с информацинными входами блока обнаружения пачек ошибок и сумматора по модулю два, выход .которого является выходом устройства, а вход корректирующего кода соединен с выходом блока элементов И, первый, вход которого соединен с выходом регистра ошибок, вход которого соединен с выходом разряда ошибки, вход; ного регистра, выход разряда и идентификатора. информации которогосоединен c" ðàýðåøàþùöì входом блока обнаружения пачек ошибок, о т.— л и ч а ю щ е е с я тем, что, с целью повышения достоверности применяемой информации, в него введены элемент ИЛИ и блок анализа, сос.тоящий из трех триггеров, двух элементов И, двух элементов НЕ, элемента И-НЕ и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, причем в блоке анализа выход первого триггера соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с информационным выходом входного регистра, а выход через первый элемент НЕ соединен с первым входом второго триггера, второй вход и первый выход которого соединены соответст- . венно с выходом и первым входом элемента И-НЕ, второй вход которого, Я первый вход первого триггера и первый вход первого элемента И соединены с выходом разряда ошибки входного регистра, выход разряда типа ошибки которого соединен с вторым входом первого триггера, второй выход второго триггера соединен с ,вторым входом первого элемента И, IsawL
«выход которого соединен с первым входом третьего триггера, выход которого соединен с первым входом вто «фЬ ° рого элемента И, выход которого сое- «е,« динен с первым входом элемента ИЛИ, второй вход и выход которого сое- ф динены соответственно с выходом блока обнаружения пачек ошибок и вторым входом блока элементов И, выход раз- Q0
Ряда идентификатора информации вход ного регистра соединен с третьим входом второго триггера, вторым входом третьего триггера и через второй элемент НЕ с вторым входом второго . элемента И.
1043Ü58
° Изобретение относится к цифровой вычислительной технике и передаче . информации и может быть использовано для исправления пакетов ошибок в. кассетных накопителях на магнитной ленте с записью по методу CPB (по двум дорожкам в парафаэном коде) или при последовательной передаче информации в парафазном коде по каналу со стиранием с аналогичными статическими характеристиками. . 10
Известно устройство для исправления пачек ошибок, возникающих в канале чтения записи на магнитной ленте, использующее итеративные корректирующие коды, принцип действия 5 которых основан на том, что при эксплуатации магнитных носителей преобладают пачки ошибок вдоль дорожек, а вероятность возникновения двух и более пачек ошибок на разных дорожках в кадре информации иэ нескольких десятков строк достаточно мала (11.
Наиболее близким к изобретению техническим решением является устройство для.исправления пачек ошибок, содержащее узел приема, информационный регистр, регистр-локалиэатор ошибок, блок обнаружений пачки оши- ф бок, элемент И и корректор (2 3, Недостатком известного устройства является невозможность исправления большинства пачек ошибок, длина которых превышает 8, что снижает достоверность принимаемой информации. 35
Цель. изобретения — повышение досто верности принимаемой информации.
Пгютавленная цель достигается тем, что в устройство для исправления пачек ошибок содержащее входной ре- 40 гистр, информационный регистр, регистр ошибок, блок элементов Й, блок обнаружения пачек ошибок и сумматор по модулю два причем вход входного регистра является информа- 45 ционным входом устройства,.информационный выход соединен с входом информационного регистра, выход которого соединен с информационными входами блока обнаружения пачек ошибок и сумматора по модулю два, выход которого является выходом устройства, а вход корректирующего кода соединен с выходом блока элементов И, первый вход которого соединен с выходом регистра ошибок, вход которого соединен с выходом разряда ошибки входного регистра, выход разряда идентификатора информации которого соединен с разрешающим входом блока обнаружения ошибок, введены элемент ИЛИ и блок анализа, состоящий из трех триггеров, двух элементов И, двух элементов НЕ, элемента И-НЕ и элемента ИСКЛЮЧАЮЦЕЕ ИЛИ, причем в блоке анализа выход первого триггера соединен с первым входом элемента ИСКЛЮЧАЮ1ЯЕЕ ИЛИ, второй вход которого соединен с информационным выходом входного регистра, а выход через первый .элемент НЕ соединен с первым входом второго триггера, второй вход и .первый выход которого соединены соответственно с-выходом и первым входом элемента И-HE второй вход которого, первый вход первого триггера и первый вход первого элемента И соединены с выходом разряда ошибки входного регистра, выход разряда типа ошибки которого соединен с вторым входом первого триггера, второй выход второго триггера соединен с вторым входом первого элемента И, выход которого соединен с первым входом третьего триггера, вью„од которого соединен с первым входсЯМ второго элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход и выхол которого соединены соответственно с выходом блока обнаружения пачек ошибок и вторым входом блока элементов И, выход разряда идентификатора информации входного регистра. соединен с третьим входом второго триггера, вторым входом третьего. и через второй элемент НЕ с вторым входом второго элемента И.
На фиг.l приведена схема предлагаемого устройства; на фиг.2 схема блока анализа; на фиг.3 схема блока. обнаружения пачек ошибок.
Устройство для исправления пачек ошибок (фиг,l) содержит входной ре-. гистр 1, информационный регистр 2, регистр 3 ошибок, блок 4 обнаружения пачек ошибок, блок 5 элементов И, сумматор б по модулю два, блок 7 анализа и элемент ИЛИ 8.
Блок 7 анализа (фиг.2) содержит
D-триггеры 9 и 10, RS-триггер 11, элементы НЕ 12 и 13, элементы И 14 и 15, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 16 и элемент И-НЕ 17.
Блок обнаружения пачки ошибок (фиг.З) содержит сумматоры 18 по модулю два и элемент ИЛИ 19.
Работа устройства основана на том, что пачка ошибок может возникнуть только вдоль одной из двух парафазных дорожек и только одна в пределах слова (при длине не более нескольких десятков бит вероятность возникновения. двух.и более пачек ошибок достаточно мала), а помеха, в результате действия которой образовалась эта пачка ошибок, искажает только те биты в слове, которые имеют одинаковые значения (дефекты магнитной ленты, коробление и т.п.).
: 1огда, если между ошибочными битами находится хотя бы один нуль между единицами), по значению этого бита
1043658 определяется, по какой из дорожек возникла пачка ошибок и тем самым определяются правильные значения искаженных битов в пачке. Пусть, например, пачка ошибок представляет собой стертые единицы по первой (неинверсной) дорожке, тогда правильный бит, расположенный между ошибочными, однозначно будет иметь значе, ние О ; так как в противном слу- чае единица по первой дорожке была 10 бы стерта помехой и возник бы сигнал ошибки. аналогично можно рассуждать и в остальных случаях.
Устройство работает следующим образом. 15
Ы исходном состоянии, перед началом работы, на выходах всех блоков сигналы равны нулю, элементы И блока 5 закрыты. При поступлении на вход регистра 1 несодержащей ошибок 70 информации она заносится на информационный регистр 2, откуда по.окончании приема слова без изменений проходит через сумматор 6 на выходные шины устройства, .так как блок 7 75 анализа и блок 4 обнаружения пачек ошибок не вырабатывают сигналов на разрешение коррекции. При появлении в принимаемой информации пачки ошибок сигнал. ошибки с второго выхода регистра 1 одновременно с поступлением информационных битов в ин.формационный регистр 2 .записывается в регистр 3 ошибки и поступает на второй вход блока 7 анализа. Одновре менно с этим сигналом на третий
35 вход блока 7 анализа с третьего выхода регистра 1 поступает идентифика тор типа ошибки. Таким образом, блок 7 анализа зафиксирует начало
:пачки ошибок и тип ошибки. Если в 40 следующем бите опять зафиксирована ошибка, состояние регистра 1 не изменяется и блок 7 анализа сохраняет прежнее состояние. Когда на вход регистра 1 поступает неискажен- 45 ный бит, регистр 1 снимает сигнал ошибки. По этому сигналу с учетом значений правильного информационного бита на первом выходе регистра 1 и ранее зафиксированного типа ошиб- ки блок 7 анализа делает предварительный вывод о том,,по какой дорожке возникли ошибки и надо ли их исправлять. Если ошибки возникли на инверсной дорожке, в информационном регистре 2 находится неискаженная информация и ее исправлять не нуж- но. Если в слове больше не будет ошибок, блок 7 анализа не должен выдавать сигнал коррекции, так как вектор ошибки не содержит нуля между 60 единицами и зафиксированная в блоке 7 анализа информация об ошибках может оказаться неверной. Если на вход регистра 1 вновь поступает ошибочный бит, т.е. пачка ошибок не 65 кончилась, на втором выходе регистра 1 вновь устанавливается единичный потенциал и тогда блок 7 анализа при поступлении сигнала по разрешающему входу, по результатам анализа выдает сигнал на коррекцию.
По окончании приема слова регистр 1 на выходе синхронизации устанавливает нулевой потенциал, и в том случае, если в принятой информации присутствует пачка ошибок длиной менее Р по первой информационной дорожке, блок 4 обнаружения пачек ошибок через элемент ИЛИ 8 выдает сигнал разрешения коррекции на блок 5 элементов И. При этом на второй вход сумматора 6 поступает информация с выходов регистра 3 ошибок. Так как в результате одновременного сдвига информации в информационном регистре 2 и регистре 3 ошибок, .в разрядах регистра 3 ошибок, соответствующих ошибочным, записаны единицы, при прохождении через сумматор 6 информация в этих разрядах исправляется.
Если же пачка ошибок длин<;й более 0 возникла по первой дорожке, а вектор ошибки содержит между единицами хотя бы один нуль, с выхода блока 7 анализа сигнал поступает на второй вход схемы ИЛИ 8, с выхода которой сигнал разрешения коррекции открывает блок 5 и происходит коррекция ошибочных битов.
Блок 7 анализа (фиг. 2) построен таким образом, что на его выходе сигнал появляется только в том случае, когда вектор ошибки содержит между единицами хотя бы один нуль, а идентификатор типа ошибки (q) и значение информационного бита не искаженного помехой в пачке ошибок (b) реализуют булеву функцию сравнения qbvqb, что свидетельствует о появлении пачки ошибок по неинверсной дорожке.
Работа .блока 7 анализа происходит следующим образом. При появлении пачки ошибок сигнал ошибки по второму входу блока 7 анализа поступает на синхровход D-триггера 9, на
D-вход которого поступает идентифи- катор типа ошибки (по третьему входу блока 7 анализа). При этом на
D-триггере 9 фиксируется тип ошибки.
Как только в устройство поступает неискаженный бит, сигнал ошибки с второго входа блока 7 снимается и по этому перепаду на D-триггер заносится значение булевой функции сравнения
qbVqb с выхода элемента НЕ 12. В том случае, когда корректировка необходима, это значение равно единице и на первый вход элемента И 14 подается логическая единица. Если на вход регистра 1 вновь поступает ошибочный бит, на втором входе
1 блока 7 вновь устанавливается еди104 3658 ница, открывается элемент И 14 и вэводится RS-триггер 11, с прямого выхода которого единица поступает на первый вход элемента И 15. По окончании приема слова на четвертом входе блока 7 устанавливается потенциал логического нуля, D-триггер 10 ,устанавливается в начальное состояние, а на выходе элемента И 15 появляется сигнал разрешения корректировки.
lIo началу приема следующего слова на 1О четвертом входе блока 7 устанавливается единица и по положительному перейаду RS-триггер ll сбрасывается в нуль. Если же в принимаемом слове больше не будет ошибок, RS-триггер 11 не вэводится и выдача сигнала разрешения корректировки запрещается.
Таким образом, устройство исправляет одиночные пачки ошибок длиной
1 t4n-1 (где n - длина кодового сло-а ва), кроме пачек ошибок длиной t)9, вектор ошибок которых состоит из одних единиц.
Изобретение обеспечивает повышение достоверности принимаемой информации, достигаемое без существенного увеличения оборудования.
1043б58 7 у дГС7
ИПИ Заказ 7339/52 аж 70б Подписное
Филиал ППП "Патент", r.Óæãîðoä,óë,ÏðoåêTíàÿ,4
