Вычислитель фаз для антенной решетки

 

ВЫЧИСЛИТЕЛЬ ФАЗ ДЛЯ АНТЕННОЙ РЕШЕТКИ, содержащий формирователь прямого и икверс-ного кодов, информационные входы которого представляют собой информационные входы устройства, первый управляющий вход представляет собой управляющий вход устройства и соединен с входом знакового разряда регистра,, второй управляющий вход соединен с первым выходом блока управления, а информационные выходы с информационными входами регистра, информационные выходы которого соед нены с входами первого и второго множнтепьных блоков соответственно, при этом выходы первого и второго множительных блоков соединены соответственно с объединенными первыми входами первого и второго суммирующих блоков и . первыми входами третьего суммируклцего блока, причем управляющие входы первого и третьего суммирующих блоков соединены с вторым выходом блока упра& ления и представляют собой первый и формационный выход устройства, первый и второй блоки инверторов, выходы которых соединены соответственно с входами четвертого и пятого суммирующих блоков, управляющие входы которых соединены с вторым выходом блока управления , и шестой суммирующий блок, при этом выходы всех суммирующих блоков представляют собой последующие информационные выходы устройства, отличающийся тем, что, с цепью упроi щения и повыщения быстродействия устройства, выходы третьего суммирую О) щего блока соединены соответственно с вторыми входами второго суммирующего блока, выходы первого и второго множительных блоков соединены соответстве но с входами первого и второго блоков инверторов, выходы первого блока инверторов и пятого суммирующего блока - соединены соответственно с первыми и вторыми ькоаами шестого суммирующего 4 блока, причем дополнительные управляк 00 щне входы четвертого и пятого суммиру Nfiih ющих блоков подключены к инверсному vl выходу знаковогоразряда регистра, мой вь1 ход знакового разряда которого соединен с дополнитегаьными управляющими входами первого и третьего суммирующих блоков.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„

g 6 06 Г 15/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТ ВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 2733353/1 8-09 (22) 28.02.79 (46) 15.10.83. Бюп. М 38 (72) B.À. Çàéöeâ (71) Горьковский исспедоватепьскнй физико-технический институт при Горьковском государственном университете им. Н. И. Лобачевского (53) 681.325 (088.8) (56) 1. Авторское свнцетепьство СССР

% 758159, кп. G 01 Р 15/20, 1978.

2. Патент Японии М 43-41066, кп. 98 (3) D 12, 1972 (прототип).

/ (54)(57) ВЫЧИСЛИТЕЛЬ ФАЗ ДЛЯ

АНТЕННОЙ РЕШЕТКИ, содержащий формирователь прямого и инверсного кодов, информационные входы которого представпяют собой информационные входы устройства, первый управпяюший вход представпяет собой управпяюший вход устройства и соединен с входом знакового разряда регистра,, второй управляющий вход соецинен с первым выходом бпока управления, а информационные выхоцыс информационными входами регистра, информационные выходы которого соединены с вхоцами первого и второго Множительных бпоков соответственно, при агом выходы первого и второго множи-" тепьных блоков соединены соответственно с объединенными первыми входами первого и второго суммирующих бпоков и первыми входами третьего суммируккцего блоха, причем управпяюшие входы первого и третьего суммирующих бпоков соединены с вторым выходом бпока управ пения и представпяют собой первый информационный выход устройства, первый н второй блоки инверторов, выходы которых соединены соответственно с входами четвертого и пятого суммирующих бпоков, управляющие входы которых соединены с вторым выходом бпока управления, и шестой суммирующий бнок, при этом выходы всех суммирующих блоков прецставпяют собой поспедуюшие инфор- мационные выходы устройства, о т п ич а ю ш и и с я тем, что, с цепью упрощения и повышения быстродействия устройства, выходы третьего суммирующего бпока соединены соответственно с вторыми входами второго суммирующего бпока, выходы первого и второго множитепьных блоков соединены соответственно с входами первого и второго бпоков ннверторов, выходы первого бпока инверторов и пятого суммирующего бпока соединены соответственно с первыми и вторыми ьходами шестого суммирующего блока, причем допопнитепьные управпяющие входы четвертого и пятого суммиру юших бпоков подкпючены к инверсному

I вы хоцу знакового разряда регистра, пря- мой выход знакового разряда которого соединен с цополнитепьными управпяющими входами первого и третьего суммирующих бпоков.

1 048

Изобретение относится к вычиспитепьной технике, в частности к специапизированным вычислительным устройствам, и . может быть испопьзовано дпя вычиспения значений фаз излучателей антенной решет- 5 ки при симметричном фазовом распределении.

Известно устройство, содержашее регистр, вход которого явпяется входом устройства, и блок сумматоров, выходы 10 которого являются выходами устройства, два блока умножения, элемент НЕ, два логических коммутатора, каждый иэ которых содержит две группы эпементов И в

i.î 4 элементов И в каждой. группе и по 15 (1 -1) элементов ИЛИ, йричем выходы регистра через первый и второй блоки умножения соединены с первыми входами элементов И первой и второй групп каждого логического коммутатора, вторые 20 входы элементов И первой группы каждого логического коммутатора объединены и и соединены со знаковым выходом регистра и входом элемента НЕ, выход которо-, го соединен с вторыми входами эпемен- 25 тов И второй группы каждого логического коммутатора, выходы ((. -1 )-го элемента, И второй группы каждого логического . коммутатора соединены с первыми входами соответствующих элементов ИЛИ того g0 же логического коммутатора, выходы

1 -1, 1 -2, ... 2, 1 элементов И первой группы каждого погического коммутатора соединены с вторыми входами 1, 2, ..., -2 j -1 эпементов ИЛИ того же логи35 ческого коммутатора, выходы < -х элементов И первой и второй групп и эпементов ИЛИ каждого логического коммутатора соединены с соответствуюшими вхоивми биоив сумматоров fl) .

Недостатком данного устройства является то, что дпя формирования управляюших ходов фазоврашатепей одной половины решетки и симметрично распопоженнь1х фазоврашателей другой половины испопь- 45 эуются анапогичные схемы, содержашие множитепьные и суммируюшие блоки. Это ведет к избыточным аппаратурным затратам.

Наиболее близким по технической сущности и достигаемому результату к .изобретению является устройство, содер- жащее входной регистр, информационные выходы которого через первый и второй множитепьные блоки и логические комму- таторы соединены с входами первого суммируюшего бпока, выходы которого под= кпючены ко входам второго и третьего суммируюших блоков, управпяюшие входы

479 2 которых соединены с управляющим выходом входного регистра, а выходы — через блок инверторов с входами четвертого, пятого и шестого суммируюших блоков, при этом выходы второго, третьего, четвертого, пятого и шестого суммирующих бпоков являются информационными выходами устройства (2J.

Однако установка блока инверторов дпя каждого расположенного симметрично относительно центра решетки фазовращатепя, т.е. дпя поповины решетки, требует дополнительных аппаратурных затрат, особенно при использовании симметрии в решетках с эфирным распредепением СВЧ-энергии между излучателями, а также при вычиспении управпяюших кодов по координате в плоской и цилиндрической антенных и решетках с фидерным питанием..Кроме того, устройство имеет невысокое быстро действие, поскопьку все блоки, формирующие управляющие коды дпя антенной решетки, включены поспедоватепьно.

Uem изобретения — упро цение и повышение быстродействия устройства.

Поставленная цепь достигается тем, что в устройстве, содержащем формирователь прямого и. инверсного кодов, инфор мационные входы которого представляют собой информационные входы устройства, первый управляющий вход представляет собой управпяющий вход устройства и соединен с входом знакового разряда регистра, второй управпяюший вход соединен с первым выходом блока управления, а информационные выходы - с информационными входами регистра, информационные выходь, которого соединены соответственно с входами первого и второго множительных блоков, при этом выходы первого и второго множительных блоков соединены соответственно с объединенными первыми входами первого и второго сум- . мирующих блоков и первыми входами третьего суммирующего блока, причем управляющие входы первого и третьего суммируюших блоков соединены с вторым выходом блока управления и представляют собой первый информационный выход устройства, первый и второй блоки инверторов, выходы которых соединены соответственно с входами четвертого и пятого суммирующих блоков, управляющие входы которых соединены с вторым выходом блока управления, и шестой суммируюший блок, при этом выходы всех. суммируюших блоков представляют собой последующие информационные вы ходы устройства, причем выходы третьего сумми3 1048 руюшего бпока соединены соответственно с вторыми входами второго суммирукяцего бпока, выходы первого и второго множительных бпоков соединены соответственно, с входами первого и второго блоков инверторов, выходы первого бпока инверторов и пятого суммирующего бпока соединены соответственно с первыми и вторыми входами шестого суммируюшего бпока, причем допопиитепьные управпяюшие вхо- 10 ды четвертого и пятого суммирующих бпоков подкпючены к инверсному выходу знакового разряда регистра, прямой выход знакового разряда которого соединен с аоцопнитепьными управпяюшими входа- 15 ми первого и третьего суммирующих бпоков.

На чертеже представпена функционапьная схема устройства дпя числа рядов фазоврашатепей М-1 27. 20

Схема содержит бпок 1 управпения, формироватепь 2 прямого и инверсного кодов, регистр 3, первый и второй множитепьные блоки 4 и 5, первый, второй, третий, четвертый, пятый и шестой сум мируюшие бпоки 6-11, первый и второй бпоки 12 и l 3 инверторов, инверторы

14 и 15, кпючевые схемы 16 и 17, схемы ИЛИ 18, инверторы 19-21 и параппепьные сумматоры 22-33. Вепичина и знак К набега фазы на расстоянии между иэпучатепями по координате поступают соответственно на информационный и управляюшйй входы 34 и 35 устройства, 35

Формироватепь 2 прямого и инверс-ного кодов обеспечивает запись прямого или инверсного значения вепичины набега фазы в регистр 3 в зависимости от знака

К набега фазы. Выходы регистра -3 сое динены с входами первого и второго множитепьных бпоков 4 и 5, выпопняю- ших соответственно умножение входных вепичин на чиспа 1, 2, ... Г и (+1), 2(+1);...P (ь +1). С выходов 1, 2, первого множитепьного бпока 4, 1 45 где соответственно формируются значения произведений входной величины на чиспа

1, 2, ... Г, информация поступает на первые входы первого и второго суммирующих бпоков 6 и 7 (соответственно на йервые входы сумматоров 22 24 и 25-33), С выходов 1",2, ... p" второго множительного бпока 5, где, соответственно формируются значения произведений вход.ной вепичины на чиспа (P +1), 2(Y +1),.„55

P (Р +1), информация поступает на.первые входы третьего суммирующего бпока

- 8, аналогичного по структуре первому

479 4 суммирующему бпоку 6. С выходов третьего суммирующего бпока 8 информация поступает соответственно на вторые входы второго суммирующего блока 7 (на, вторые входы сумматоров 25-33). Кроме атого, значения произведений с выходов первого и второго множительных бпоков 4 и 5 поступают на входы первого и второго бпоков 12 и 1 3 инверторов, содержащих инверторы 19-21.

Выходы первого и второго бпоков 12 и 1 3 инверторов соединены соответст венно с первыми входами четвертого и пятого суммирующих блоков 9 и 10, npu l чем выходы первого бпока 12 инверторов соединены также с первыми входами шестого суммирующего блока 11, а выходы пятого суммирующего бпока 10 подключены ко вторым входам шестого суммирующего. блока ll, анапогично по

IH структуре второму ..суммирующему бпоку

7. При атом структура четвертого и пя" того суммирующих блоков 9 и 1 0 анапогична структуре первого суммирующего бпока 6. Управпяюшие входы, первого, третьего, четвертого и пятого суммирующих бпоков 6, 8, 9 и 10 (соответственно вторые входы сумматоров.22-24) соединены с вторым выходом бпока 1 управпения, допопнитепьные управпяюшие входы первого и третьего суммирующих бпоков 6 и 8 (соответственно третьи. входы сумматоров 22-24) соединены с прямым выходом знакового разряда регистра 3, а дополнитепьные управляющие входы четвертого и пятого суммирующих бпоков 9 и 10 - с инверсным выходом знакового разряда регистра 3. Второй выход пока 1 управпения и выходы всех суммирующих блоков

6-11 представпяют собой информационные выходы 36.

Вычиспитепь фаз дпя антенной решетки работает. спедуюшим образом.

По сигналу "Пуск с блока 1 управ пения прямое ипи инверсное значение K набега фазы на расстоянии между изпучатепями (в зависимости от знака K ) с информационных выходов формироватепя

2 прямого и инверсного кодов поступает на информационные входы регистра 3, а с его информационных выходов — на входы первого и второго множитепьных бпоков 4 и 5, в которых выполняется соответственно умножение на числа 1,2, ...7 и 8, 16, 24, 32, 40, 48, 56 (дпя

М-127). Произведения входной вепичины на ати числа вырабатываются на выходах

1, 2, ... первого множитепьного

1048479блока 4 и выходах 1", 2",... р" второго множительного блока 5. Во всем устройстве принята нумерация разрядов со старших, причем 1-й разряд соответствует набегу фазы и, 2-й раэряз - Я/2„5

3 -й разряд - ll/2 (и т.д. С выхс

) Г дов 1, 2, ... г первого множительного блока 4 числа поступают на первые входы сумматоров 22-24 первого суммирующего блока 6; На вторые и третьи вхо- 1О ды сумматоров 22-24 атого суммирующего блока поступают соответственно с блока 1 управления в ((+1)-й разряд логическая единица для округления, а с прямог выхода зн ко р зр да ргист 15 ра 3 при К(0 в (3 +2)- и разряд - логическая единица для формирования обратного кода, Таким образом, сумматоры 22-24 первого суммирующего блока 6 вьгполняюч две Функции: округление с точностью до половины дискрота фазовращателя, что повышает точность установки луча, и обес печивают получение дополнительных коаов. из обратных..

С выходов 1, 2, ... Г первого множительного блока 4 числа поступают также на первые входы сумматоров 2533 второго суммирующего блока 7. С выходов второго множительного блока 5 ЗО числа 8К, 16К, 24К, 32К, 4ОК, 48К, 56К поступают на первые входы сумматоров третьего суммирующего блока 8. Третий суммирующий блок 8 аналогичен блоку 6, и в нем, как и в блоке 6, g5 выполняются две функции: округления и добавления единицы в разряд, соответствующий младшему разряду выходного кода вычислителя фаз для антенной решетки. Выходы третьего суммирующего бло- 40 ка 8 соединены с вторыми входами суммирующего блока 8 с вторыми входами сумматоров 25-33 второго суммирующего блока 7 обеспечивает выполнение операции округления и добавленЫ единицы в разряд, соответствующий младшему разряду выходного кода устройства, для большей части рядов фазоврашателей.

Поскольку разрядность чисел, поступающих с блоков 4 и 8 на входы суммато- 5О ров 25-33 блока 7, различная, при операциях с отрицательными числами недостающие младшие разряды должны эа t полняться единицами, для чего соответствуюшие входь1 сумматоров и подключаются к прямому выходу знакового разряда регистра 3.

Числа с выходов 1, 2, ... и и

il и л

1 „2, ... p первого и второго множительных блоков 4 и 5 соответственно поступают на входы инверторов 19-21 первого и второго блоков 12 и 13 инвер торов. Числа с выходов инверторов 1921 первого блока 12 инверторов поступают на первые входы сумматоров 25«

33 шестого суммирующего блока 11.

На вторые входы сумматоров 25-33 шестого суммирующего блока.11 посту пают числа с выходов сумматоров пятого суммируюшего блока 10. На вторые и третьи входы сумматоров, расположенных в блоках 9 и 10, поступают соответственно в (3 +1)-й разряд с блока 1 управления логическая единица для округпения, а в (8 +2)-й разряд - с инверс ного выхода знакового разряда регистра

3 при К )0 логическая единица для формирования дополнительного кода. Поскольку разрядность чисел, поступающих с блоков 12 и 10 на входы сумматоров шестого суммирующего блока 11, различная, при операциях с отрицательнь1ми числами недостающие младшие разряды должны заполняться. единицами, для. чего соответствующие входы сумматоров 2224 четвертого и пятого суммирующих блоков 9 и 10 и подключаются к инверсному выходу знакового разряда регистра 3.

Предложенное устройство обеспечивает изменение знака направления луча относительно нормали к решетке заменой входного кода на обратный, Оно содержит меньшее количество оборудования, чем известное (налример, 1 4 инверторов против

63 в прототипе). Кроме того, устройство обладает более высоким быстродействием, так как в нем выходные блоки

6 работают одновременно (в известном последовательно}, а операция суммирова ния единицы в младшем разряде для получения дополнительного кода при k < 0 выполняется один раз (в известном дважды: при вычислении управляющих кодов фазоврашателей половины решетки и при получении дополнительных кодов для симметрично расположенных фазоврашате лей) .

1048479

Составитель Г. Милославский

Редактор К, Вопошук Техред М,Тенер Корректор О. Билак

Заказ 7933/54 Тираж 706, Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открыткой

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r, Ужгород, уп, Проектная, 4