Устройство для реализации безызбыточного алгоритма быстрого преобразования фурье

 

I. УСТРОЙСТВО ДЛЯ РКАЛИЗАЦШ БЕЗЫЗБЫТОЧ110ГО АЛГОРЯгаЛ БЫСТРОГО ИРЕОБРАЗОБЛНИЯ ЛУРЬК, содержащее арифметический блок, блок постоянной памяти, первый блок оперативной памяти и блок управления, причем выход первого блока оперативно - памяти и выход блока постоянной памяти подключены соответственно к входу операндов и входу коз(})4)ициентов арифметического блока, выход которого подключен к информационному входу первого блока оперативной памяти, первый и второй выходы блока управления подключены к адресным входам первого блока оперативной памяти и блока постоянной памяти соответственно , третий выход блока управления подключен к входу управления записьюсчитыванием первого блока оперативной памяти, четвертый выход блока управления подключен к синхронизирующему входу арифметического блока, отличающее ся тем, что, с целью повьш1ения быстродействия и расширения фулкп.иональных возможностей устройства, состоящего в вычислении пресбразования одновременно до четырех последовательностей входньсх отсчетов, оно содержит второй блок оперативной памяти, причем пятый и шестой выходы блока управления подключены соответственно к адресному входу и входу управления записью-считыванием второго блока оперативной памяти, седьмой и восьмой выходы блока управления подключены к входам обращения первого и второго блоков оперативной памяти соответственно , выход второго блока оперативной памяти подключен к входу операндов арифметического блока, причем блок управления содержит узел синс хронизации, два триггера, п-разрядный счетчик (n log2N; N - объем вы (Л борки), (п+1)-разрядный регистр итераций , узел элементов И, узел формирования инверсно1о кода, элемент И два вычитателя, два (п+1)-разрядных кольцевых регистра сдвига и узел блокировки, причем первый выход узла синхронизации подключен к счетному входу первого триггера, выход которого подключен к счетному входу второго триггера, первому входу элемента И и к информационным входам первых разрядов первого и второго кольцевых регистров сдвига, прямой выход второго триггера подключен к входу счетчика, вычитающему входу первого нычитателя и к первому входу узла блокировки, инверсны выход второго триггера подключен к вычитаюи (ему входу второго вычитателя и к второму входу узла блокировки, параллельный выход счетчика подключен к первому информацпопному входу узла элементов И, к информационно ty входу узла формиров;шия инверсного кода и

СО1ОЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19! (1 1) 3(51! G 06 F 15/ 312

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ .И OTHPblTHA (21) 3354082/18-24 (22) 23.11.81 (46) 23.11.83, Бюл. 1(- 43 (72) А.Н.Клрташевич и A.11.Ходосевич (71} Научно-исследовательский институт прикладных физических проблем им. акад, А.Н,Севченко (53) 681.3(088.8) (56) 1, Авторское свидетельство СССР (548863, кл. 06 Г 15/332,1975.

2. Авторское свидетельство СССР

Ф 809198, кл. G 06 F 15/332, 1979 (прототип). (54) (57) . УСТ1 ОИСТВО ДЗ1Я Е ЕАЗА!!1ЗАЦИИ

БЕЗЪ|ЗБ11ТОЧ11ОГО А31ГО1 ИТМА БЫСТРОГО

НРЕОБРАЗОВАН11Я ФУРЬЕ, содержащее арифметический блок, блок постоянной памяти, первый блок оперативной памяти и блок управления, причем выход первого блока оперативной памя ти и выход блока постоянной памяти подключены соответственно к входу операндов и входу коэффициентов арифметического блока, выход которого подключен к информационному входу первого блока оперативной памяти, первый и второй выходы блока управления подключены к адресным входам первого блока оперативной памяти и блока постоянной памяти соответственно, третий выход блока управления подключен к входу управления записьюсчитыванием первого блока оперативной памяти, четвертый выход блока управления подключен к синхронизирующему входу арифметического блока, о т л и ч а ю щ е е с я тем, что, с целью повьш ения быстродействия и расширения функциональных возможностей устройства, состоящего в вычислении пре< брлзовлния одновременно до четырех последовательностей входных отсчетов, оно содержит второй блок оперативной памяти, причем пятый и шестой выходы блока управления подключены соответственно к адресному входу и входу управления записью-считыванием второго блока оперативной Ilамяти, седьмой и восьмой выходы блока управления подключены к входам обращения первого и второго блоков оперативной памяти соответственно, выход второго блока оперативной памяти подключен к входу операндов арифметического блока, причем блок управления содержит узел синхронизации, два триггера, и-разрядный счетчик (n=log М; tl - объем вы2 борки), (n+ 1 ) — разрядный регистр итераций, узел элементов И, узел формирования инверсного кода, элемент И, два вычитателя, двл (n+1) ðàçðÿäíûõ кольцевых регистра сдвига и узел блокировки, причем первый выход узла синхронизации подключен к счетному входу первого триггера, выход которого подключен к счетному входу второго триггера, первому входу элемента 11 и к информационным входам первых разрядов первого и второго кольцевых регистров сдвига, прямой выход второго триггера подключен к входу счетчика, вычитлющему входу первого вычитлтеля и к первому входу узла блокировки, инверсный выход второго триггера подключен к вычитающему входу второго вычитлтеля и к второму входу узла блокировки, параллельный выход счетчика подключен к первому информационному входу узла элементов Н, к информлционно11у входу узла формирования инверсного кода и

1056206 к третьему входу узла блокировки, выход переполнения счетчика подключен к входу управления сдвигом регистра итераций, параллельный выход регистра итераций подключен к второ. му информационному входу узла элементов И, выход первого разряда регистра итераций подключен к управляц щему входу узла элементов И, к второму входу элемента И и к четвертому входу узла блокировки, выход (и+1) -го, разряда регистра итераций подключен к пятому входу узла блокировки, выход узла формирования инверсного кода подключен к суммирующим входам первого и второго вычитателей, выходы которых поразрядно подключены к информационным входам разрядов с вто рого по (и+1)-ый первого и второго кольцевых регистров сдвига соответственно, входы управления сдвигом первого и второго кольцевых регистров сдвига подключены соответственно к первому и второму выходам узла блокировки, выходы второго кольцевого регистра сдвига, узла элементов И, прямой выход второго тригге" ра, второй выход узла синхронизации, выход первого кольцевоro регистра сдвига, инверсный выход второго трш гера, третий и четвертый выходы узла блокировки являются выходами блока управления с первого по восьмой соответственно.

Устройство по п.I о т л и— ч а ю щ е е с я тем, что узел блокировки содержит элементы ИЛИ-НЕ, ИЛИ, НЕ, три сумматора по модулю два два элемента И-НЕ, шесть элементов

И и триггер, причем вход элемента

НЕ является четвертым входом узла блокировки и соединен с первыми входами первого сумматора по модулю два;

Изобретение относится к автоматике и вычислительной технике и может быть использовано для решения задач спектрально-корреляционной обработкь последовательностей действительных сигналов.

Известно устройство для реализации быстрого преобразования Фурье, и элемента HJIH второй вход первого сумматора по модулю два является пятым входом узла блокировки, входы элемента ИЛИ- НЕ с первого по и"ый являются соответствующими разрядами третьего входа узла блокиров-. ки, причем и-ый вход. элемента ИЛИ-НЕ соединен с инверсным входом триггера, выход элемента НЕ подключен к первым входам первого и второго элементов И-НЕ, а также первого и второго элементов И, выход элемента

ИЛИ-HE подключен к рторому входу элемента ИЛИ, выход которого подключен к первым входам третьего и четвертого элементов И,вторые входы третьего и четвертого элементов И являются соотвеъ ственно первым и вторым входами узла блокировки, выход третьего элемента

И подключен к второму входу первого элемента И и к прямому выходу пято го элемента И, выход четвертого элемента И подключен к второму входу второго элемента И и к прямому входу шестого элемента И, инверсные входы пятого и шестого элементов И подключе ны к выходу первого сумматора по модулю два, выходы пятого и шестого элементов И являются соответственнотретьим и четвертым выходами узла блокировки, прямой и инверсный выходы триггера подключены к вторым входам первого и второго элементов

И-НЕ соответственно, выходы первого и второго элементов И-НЕ подключены к первым входам второго и третьего сумматоров по модулю два, вторые входы которых подключены к вы. ходам второго и первого элементов И соответственно, выходы второго и третьего сумматоров по модулю два являются соответственно вторым и первым выходами узла блокировки. содержащее узел реконфигурации счетчика, счетчик, регистр, группу эле" ментов ИЛИ и блок, выдачи адресов jl) .

Недостатком известного устройства

5 является сложность построения, малое быстродействие и отсутствие возможности формирования адресов значений экспоненциальных множителей, храня105á206 шихся в постоянной памяти и предназначенных для выполнения элементарных операций БПФ. Кроме того, без дополнительных аппаратурных затрат зто устройство не может реализовать алгоритм БПФ с замещением.

Известно устройство для реализации алгоритма быстрого преобразования Фурье, содержащее блоки постоянной и оперативной памяти, ариф- 1п метический блок и блок управления, Выходы блока постоянной памяти и блока оперативной памяти подключены к входам арифметического блока, выходы блока управления — к управляющим входам блока постоянной памяти, блока оперативной памяти и арифметического блока f2) .

К недостаткам известного устройства следует отнести малую э4к .>ективность работы арифметического блока, поскоЛьку основное время, требуемое для выполнения элементарной операций

БПФ, затрачивается на запись и считывание операндов при обращении к блоку оперативной памяти. Кроме того, в ряде задач .спектрально-корреляционной обработки сигналов возникает необходимость одновременного вычисления преобразования Фурье трех и даже четырех последовательностей действительных чисел, что не может обеспечить известное устройство.

Цель изобретения — повышение быстродействия и расширение функциональных возможностей устройства, состоя35 щее в вычислении преобразования одновременно до четырех последователькостей входных отсчетов.

Поставленная цель достигается тем, что устройство для реализации безыз40 быточного алгоритма быстрого преобразования Фурье, содержащее арифметический блок, блок постоянной памяти, первый блок оперативной памяти и блок управления, причем выход первого бло45 ка оперативной памяти и выход блока постоянной памяти подключены соответственно к входу операндов и входу коэффициентов арифметического блока, выход которого подключен к информационному входу первого блока оперативной памяти, первый и второй выходы блока управления подключены к адресным входам первого блока оперативной памяти и блока постоянной па- 55 мяти соответственно, третий выход блока управления подключен к входу управления записью-считыванием первого блока оперативной памяти, четвертый выход блока управления подключен к синхронизирующему входу арифметического блока, содержит второй блок оперативной памяти, причем пятый и шестой выходы блока управления подключены соответственно к адресному входу и входу управления записью-считыванием второго блока оперативной памяти, седьмой и восьмой выходы блока управления подключены к входам обращения первого и второго блоков оперативной памяти соответственно, выход второго блока оперативной памяти подключен к входу операндов арифметического блока, причем блок управления содержит узел синхронизации, два триггера, и-разрядный счетчик (п=1о, М; N — объем выборки),(п+1)разрядный регистр итераций, узел элементов И, узел формирования инверсного кода, элемент И, два вычитателя, два (n+ 1)-разрядных кольцевых регистра сдвига и узел блокировки, причем первый выход узла синхронизации подключен к счетному входу первого триггера, выход которого подключен к счетному входу второго триггера, первому входу элемента И и к информационным входам первых разрядов первого и второго кольцевых регистров сдвига, прямой выход второго триггера подключен к входу счетчика, вычитающему входу первбго вычнтателя и к первому входу узла блокировки, инверсный выход второго триггера подключен к вычитающему входу второго вычитателя и к второму входу узла блокировки, параллельный выход счетчика подключен к первому информационному входу узла элементов И, к информационному входу узла формирования инверсного кода и к третьему входу узла блокировки, выход переполнения счетчика подключен к входу управления сдвигам регистра итераций, параллельный выход регистра итераций подключен к второму информационному входу узла элементов И, выход первого разряда регистра итераций подключен к управляющему входу узла элементов И, к второму входу элемента И и к четвертому входу узла блокировки, выход (и+1)-го разряда регистра итераций подключен к пятому входу узла блокировки, выход узла формирования инверсного кода подключен к суммирующим входам первого и второго вычитателей, выходы которых поразрядно подключены к инфор1056206 мационным входам разрядов с второго по (n+1)"ый первого и второго кольцевых регистров сдвига соответственно, входы управления сдвигом первого и второго кольцевык регистров сдвига подключены соответственно к первому и второму выходам узла блокировки, выходы второго кольцевого регистра сдвига, узла элементов И, прямой выход второго триггера, второй выход узла синхронизации, выход первого кольцевого регистра сдвига, инверсный выход второго триггера, третий и четвертый выходы узла блокировки являются выходами блока управления с, 15 первого по восьмой соответственно, Кроме того, узел блокировки содержит элементы ИЛИ-НЕ, ИЛИ, НЕ, три сумматора по модулю два, два эле" 20 мента И-НЕ, шесть элементов И и триг-, гер, причем вход элемента НЕ является четвертым входом узла блокировки и соединен с первыми входами первого сумматора по модулю два и элемента,25

ИЛИ, второй вход первого сумматора по модулю два является пятым входом узла блокировки, входы элемента ИЛИНЕ с первого по и-ый являются соответствующими разрядами третьего вхо; да узла блокировки, причем и-ый вход элемента ИЛИ-НЕ соединен с инверсным входом триггера, выход элемента НЕ подключен к первым входам первого и второго элемента И-EIE, а также первого и второго элементов И, выход элемента ИЛИ-НЕ подключен к второму входу элемента ИЛИ, выход которого подключен к первым входам третьего и четвертого элементов И, вто- ° рые входы третьего и четвертого элементов И являются соответственно первым и вторым входами узла блокировки, выход третьего элемента И подключен к второму входу первого элемента И и .v 45 к прямому выходу пятого элемента И, выход четвертого элемента И подключен к второму входу второго элемента И и к прямому входу шестого элемента И, инверсные входы пятого и шестого элементов И подключены к выходу первого сумматора по модулю два, выходы пятого и шестого элементов И являются соответственно третьим и четвертым выходами узла блокировки, прямой и инверсный выходы триггера подключены к вторым входам первого и второго элементов И-НЕ соответственно, выходы первого и второго элементов И-EIE подключены к первым входам второго и третьего сумматоров по модулю два, вторые входы которых подключены к выходам второго и первого элементов И соответственно, выходы второго и третьего сумматоров по модулю два являются "оответственно вто: рым и первым выходами узла блокировки.

На фиг. 1 представлена функциональная схема устройства для реализации безызбыточного алгоритма быстрого преобразования Фурье; на фиг.2функциональная схема блока управления; на фиг. 3 — функциональная схема узла блокировки.

Устройство содержит арифметический блок 1, блок 2 постоянной памяти, блоки 3 и 4 оперативной памяти, блок 5 управления, включающий узел элементов И 6, регистр 7 итераций, счетчик 8, триггеры 9 и 10, узел 11 синхронизации, узел 12 формирования инверсного кода, элемент И 13, узел, 14 блокировки, вычитатели 15 н 16 и кольцевые 17 и 18 регйстры сдвига. Узел блокировки содержит элементы И-НЕ 1 9, элементы И 20-22, сумматоры 23 по модулю два, элемент:,.

HE 24, сумматор 25 по модулю два, элемент HJIH 26, триггер 27 и элемент ИЛИ-EIE 28.

"Устройство для реализации безызбыточного алгоритма БПФ работает следующим образом.

Четыре действительные последовательности входных отсчетов представляются как две комплексные, причем одна комплексная последовательность расположена в первом блоке 3 оперативной памяти (ОП) в двоичиоинверсном порядке, а другая - ao втором блоке 4 ОП в прямом порядке.

Блок 5 управления (БУ) вырабатывает коды адресов операндов, выбирае1 мых из первого 3 или второго 4 блоков ОП и поступающих в арифметический блок 1, предназначенный для вычисления элементарных операций БПФ вида А + BM, где А и  — значения двух точек, участвующих в преобразовании согласно направленному графу БПФ с постоянной структурой, а M — значения экспоненциальных множителей, хранящихся в блоке 2 постоянной памяти (IlIIj и считываемых по кодам адресов также вырабатываемых БУ 5. При этом первый 3 и второй 4 блоки ОП работа. 1056206 ют в режимах считывание-з l«Hch u запись-считывание соответственно ° Два операнда А и,В выбираются иэ «ервого блока 3 ОП и подвергаются элементарному преобразовании БПФ в арифметическом блоке 1. Операнды С и 0 выбираются из второго 4 блока ОП и одновременно в первый блок 3 ОП переписываются операнды, ранее выбранные иэ второго 4 блока ОП и преобразован- 10 ные в арифметическом блоке t. Далее преобразованные операнды А и В пе1 < реписываются из арифметического блока 1 во второй блок 4 ОП операнды

С и 0 подвергаются преобразованию,, а из первого блока 3 ОП считывается е следующая пара операндов. Преобразованные операнды С и 0 эаносятг в ся в первый блок 3 ОП, считываются операнды из второго блока 4 ОП, а 20 преобразованию подвергается. следующая после А и В пара операндов и т.д. Данный порядок обработки сохраняется для всех последующих выбираемых операндов. Таким образом, 25 первый 3 и второй 4 блоки ОП обмениваются информацией, причем во время обмена осуществляется вычисление элементарного преобразования БПФ. Пос1 ле окончания очередной итерации Бу перестраивается и обеспечивает выбор операндов из блоков ОП согласно изменяющемуся направлению графа БПФ.

После завершения итераций БПФ осуществляется дополнительная итерация, необходимая при реализации безызбы35 точного алгоритма, Вычисленные ве-. личины — спектры действительных «оследовательностей на положительных частотах последовательно считывают40 ся с выхода арифметического блока 1, причем вначале считываются спектры последовательностей, представленных как действительная часть, а затем — спектры последовательностей, представленных как мнимая часть комп. . 45 лексных входных данных.

Блок управления 5 устройства работает следующим образом.

Перед началом вычислений регистр

7 итераций, счетчик 8 и триггеры 9 и 10 устанавливаются в нулевое состо якие. Выходы триггера 9 являются выходами блока управления и о«ределяют режим работы первого 3 и второго

4 блоков ОП ("0" — считывание, "1" — 55 запись) . На управляющем входе узла

12 формирования инверсного кода ус,танавливается «отенциал "О" и сигналы с выходов разрядов счетчика 8 поступают на суммирующие входы вычитателей 15 и 16 беэ инвертирования, на вычитающих входах которых сигналы с выходов триггера 9 определяют соответственно режимы Перезапись кода в регистр и 1Перезапись кода в регистр с вычитанием единицы . Низкий или высокий потенциалы на первом и втором выходах узла 14 блокирования определяют режимы работы регистров 17 и 18

"Перезапись кода прямо" или "Перезапись кода с кольцевым сдвигом вправо на один разряд" соответственно. На третьем и четвертом выходах узла блокирования формируются сигналы запрещения обращения к блокам ОП {высокий потенциал) и разрешения обращения (низкий потенциал) . Запрещение обращения осуц|ествляется при появлении на первом и шестом выходах

BY 5 кодов адресов, по которым в блоки ОП записываются первые два операнда на первой итерации БПФ. Для всех остальных итераций БПФ сигнал запрещения обращения не вырабатывается. Кроме того, при осуществлении дополнительной итерации перепаковки запрвщ ается запись информации в ячейки блоков ОП.

При поступлении тактовых импульсов на вход триггера 10 его состояние, а также состояние триггера 9, счетчика 8 и регистра итераций 7 изменяется. Сигналы с выходов разрядов счетчика 8 через узел 12 в прямом или .инверсном коде поступают на входы вычитателей 15 è 16, где происходит

I вычитание единицы иэ младшего раэряда кода адреса записи второго. блока 4 ОП, а затеи первого блока

3 ОП соответственно. Коды адресов с выходов разрядов вычитателей 15 и 16 поступают на информационные входы первого 17 и второго 18 регистров сдвига. Кроме того, на входы первых разрядов регистров 17 и

18 поступают сигналы с выхода триггера 10, состояние которого в зави симости от потенциалов на первом и втором выходах узла 14 блокирования записывается либо в первый разряд регистра (на управляющем входе

"0 ), либо в последний разряд регистра при сдвиге всей информации в сторону младших разрядов на один и разряд (на управляющем входе 1 ).

При выполнении первой итерации ROC на третьем и четвертом выходах узла 14

1056206 блокирования появляются сигналы "l"

В запрещающие обращение к блокам ОП во время гейерирования кодов записи первых пар операндов. На после- дующих операциях БПФ сигнал запрещения обращения не вырабатывается, Коды адресов записи и считывания операндов для первого 3 и второго 4 блоков ОП приведены в табл.1.

После окончания итераций БПФ на 10 выходе первого разряда регистра итераций 7 появляется .сигнал "1". При этом на управляющих входах регистров 17 и 18 формируется высокий потенциал, а на третьем и четвертом выходах узла 14 вЂ,сигналы запрещения записи в блоки ОП. В этом режиме осуществляется перепаковка информации, хранящейся в блоках ОП.

Коды адресов считываемых операн- 2р дов приведены в табл.2 (здесь, как и в табл.1, коды адресов соответствуют восьмиточечному направленному графу БПФ).

Формирование кодов адресов обра- 25 щения к блоку 2 постоянной памяти(ПП) осуществляется группой узлов: узел элементов И б, счетчик 8 и регистр итераций 7, который работает в режиме занесения "l" в старший. раэ1 ряд при сдвиге всей информации в сторону младших разрядов. Сдвиг и занесение информации. осуществляется по сигналу перехода состояния старшего разряда счетчика 8 из "1" в

tt tt

Для восьмиточечного БПФ коды адресов обращения к блоку 2 ПП приведены в табл.3.

Предложенное устройство для реа- . лизации безызбыточного алгоритма БПФ обладает широкими функциональными возможностями при увеличении быстродействия и высокой эффективности использования арифметического блока устройства. В сравнении с известными устройствами для случая совместной обработки группы действительных последовательностей данных предложенное устройство имеет повышенное в два раза быстродействие, что достигается полной синхронностью .работы блоков оперативной памяти и арифметического блока управления. При этом эффективность использования арифметического блока является максимальной.

1

v !

2 о! о

1

1

I

1 о о о

cg ж »

I Э 1

I Р

А

E ж

Р о

I ! о ! ! о

I

1

l х

Р о

Ф

И м о

А х

3»

Ф со

Ф

Я

3.е х

Р о о!

» о

1

Ф

Я х о ь о о

А и м

cd

CcI

1 у

Э х

3» м

У о

cd 1

Ж I

1 о о о о

C) cd и

Ф а

cd а I

Э 1 и

) !

1

1

1

-l i

1 1 1 М 1

Ф 1 cd I

М !

C I l»

1 Э I

М1 Р 1

I Э I

Ц1Х !

I I

Ю 3» — «1

I 1

Ф I Ф 1

3 cd 1

Н 3. Ж 1

3 E (I Э I

1 Р I

1 — — 1

I t g! E I

I Э

Ф t

Ж 1

1 E I

Э I

Р I

1

l Ю 1 1

Фl

I Р I

1 1

cd 1 х

Э 1

T 1

C 1

1 Э I! х!

1 — -3

cd

Ж 1

Ф I

I 1 о о о о о о о о о

1 о о о о о о о о о о

° l0S6206

1

1

I

I

I

1

1

1

» !

1 о

1 «» ! о о ! о

1! о о ! о

1

1 о ооо ! о

1 !

I Ф

1 v

1 Э

1 tf а

Й Я

Ф 1 Ф

Ю Ф К и а.д:z и

Ю Б

О 3- Х

14 о о о о о

1 О ь

Гф

В и

v х

И (I р

dJ ж

Е» х

Р

v о ь о о о о о о

А и

И

I ( х

I

1 О о

1 О о о

2 ф а и! и а

I" о

Ю

6 а

° Х

tÔ 01

I I ILI е)

О

О! К й3 х

I Х ь

Ф х

И

63

Щ

Я

Е х ь о о о о

1 о о

° ° о о о о о о о о

o o о

l056206

Ф

Р

Й й! х

Q)

Р

Ф х о о о о о о

1

1

Ю 1

1 о о

I

1 О

1 О

1 !

1

v

<У 1 а. а

1 М Ф 1

63 1 щ

Ю QJ x и а!d х и О Б о 1- z x

1056206

Г ) 1. — Режим работы

Считывание Запись Считывание Запись

000 001

ОЗУ I Код

110 адреса

Запись

Режим работы

Считы- - Запись ванне

Считы-. вание

ОЗУ.2 Код

001

000

110 адреса

Продолжение таба2.

1 I

010

01 1

ОЗУ 1 Код

101

100 адреса

Запись

СчитываСчиты- Запись ванне

Режим работы ние

011

010

ОЗУ 2 Код

100

101 адреса

Таблица 3>

Итерация

) з

00

Коды адресов

00

00 обращения

10 .

00

00 к блоку 2 ПП

Режим

Считывание Запись Считывание Запись работы!

056206

)056206

1056?06

Составитель В.Байков

Редактор А,Козориз Техред Т.Иаточка Корректор A,ÇèìoêoñîB

Заказ 9308/43 Тираж 706 Подписное

В1111ИИИ Государственного комитета СССР по делам изобретений и открытий

113()35, Иосква, 4-35, Раушская наб., д. 4/5

Филиал ИИИ "11атент", г. Ужгород, ул. Проектная, 4