Устройство для контроля памяти

 

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ , ПАМЯТИ, содержащее первый счетчик адреда, счетчик циклов, формирователь синхросигналов, формирователь тестовых сигналов, одни из йходов которого соединены бьответствённо с выходами счетчика циклов и с одними из выходов первого счетчика а выходы - с контрольными входами формигэователя сигналов ошибки и блока согласования уровней напряжений, выходы и информационные входа которого подключены соответственно к информационным входам формирователя сигналов ошибки и к nepBONQ выходу формирователя синхросигналов н управляющим входам формирователи сигналов ошибки, выход которого соединён с первым входом формирователя синхросигналов , второй вход и второй выходу которого подключены соответственно к первому вцХоду блока местного управления и к счеТному входу первого счетчика адреса, о т л и ч а ю щ её с я тем, что, с целью повышения его надежности, в него введены вТорой счетчик адреса, блок задания массив.а адресов, коммутаторы, формирователь сигналов переноса и делитель частоты причем первый выход и одни из входов блока задания массива адресов соединены соответственно с первыми входами коммутаторов, с третьим эыходсм формирователя синхросигналов и с одними из входов формирователя .сигналов переноса и вторыми входами Коммутаторов, выходы и третьи входы которых подключены соответственно к счетному входу второго счетчика адреса и к выходу делителя частоты, Вх0дф4 которого соединены соответствен но с выходами счетчика циклов и с вы-р ходами формирователя сигналов перено-jS са, входа которого подкдиочены соответственно к одним из выходов второго счетчика адреса и к другому выходу первого счетчика адреса и второму входу блока зёшания массива адресов, ВТОРОЙ выход которого соединен с (третьим входом формирователя синхросигналов , другие входы являются управ .ляющими, другие выходы втррого счетчика шреса подключены к другим ввоО5 дам формирователя тестовых сигналов. Другие входы формирователя сигналов переноса и четвертый кол таторов являются управляющими. 2. Устройство по п. 1 о Т л и4:: , чающееся тем, что блок задания массива адресов содержит коммутаторы , путчем выход первого коммутатора подключен к управляющему входу второго коммутатора, информационные входы которого и одни из входов .первого коммутатора являются входами блока, первым и вторым выходами и управляющими входами которого являются соответственно выход второго коммутатора, гыход и другие входы . первого коммутатора.

аиБОаи

COOS СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

3($9 0 11 С 29 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

Il0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Ф (21) 3405247/18-24 : рой счетчик адреса, блок задания (22) 12,03.82 :массива адресов, коммутаторы, форми(46) 15 12.-83. Вюл. М 46 рователь сигналов переноса и делитель (72) А. И. Ткаченко, Н А., Снигур,. частотыр. причем первый выход и одни

A. И. Кабаков и Н. A. Йыльникова - из входов блока задания массива адре(71) Северодонецкий приборостроитель-:: сов соединены соответственно с первыный завод и научно-исследовательскйй - . -ми входами коммутаторов,.с третьим институт управляющих вычислительных .выходом Формирователя.сйнхросигналов машин Научнб.«производственного объ-: и с одними из.входов формирователя единения "Импульс" им. ХХУ съезда . сигналов переноса и эторими входами . 1GICC, - . коммутаторов, выходы и третьи входы (53) 681..327(088.8) . :.:, которых .подключены соответственно к (56) 1. Авторское свидетельство СССР: счетному входу. второго счетчика ад 9 643977, кл. 6 11. С 29/00, 1979. .:. : реса и к выходу делителя частоты, 2. информационный листок о научно входы которого соединены соответствен техническом достижении Ф 80-25, се-. ..: но .с выходами счетчика циклов и с вы- р рия 13, ВцНТИ УССР, 1980 (прототип), ходами .Формирователя сигналов Перено-Ж са, входы которого подключены соот(54)(57) 1.. уСТРОЯСТВО для КОНТРОЛЯ . ветственно к одним из выходов второПАМЯТИ, содержащее первый счетчик . io счетчика адреса и к другому выхо- у адреса, счетчик циклов, формирова- :. ;ду первого счетчика адреса и второму. % тель сиихросигналов, Формирователь входу блока задания массива адресов, тестовых сигналов, одни из Йходов : . второй выход которого соединен с которого соединены соответственно. " .третьим входом Формирователя синхро-,„ ;, с выходами счетчика циклов и с одними;," : сигналов. другие входы являются управ .. из выходов первого счетчика адреса .,,ляющими,.другие выходы второго счета выходы - с контрольными входами " ; .чика адреса подключены к другим вхоформирователя сигналов ошибки и бло- ", .дам.;формирователя тестовых сигналов, ка согласования уровней напряжений . :: . другие входы формирователя сигналов выходы и информационные входы кото» -: переноса и четвертый вход коммутаторого подключены соответственно к ...:: . ров являются управляющими. информационным входам Формирователя .: 2. Устройство по п. 1, о т л и-. сигналов ошибки и к первому выходу - ..:,ч а ю щ е. е с я тем, что блок задаформирователя синхросигналов и упрМ-.- :ния массива адресов содержит комму-. ляющим входам формирователя сигналбэ " .таторы, причем выход первого коммуошибки, выход кбторого соединен c .::.:: татора подключен к управляющему вхопервым входом формирователя синхро» вЂ” . "ду второго коммутатора, информационсигналов, второй вход и второй выход ные входы которого и одни из входов которого подключены соответственно . - nepsoro коммутатора являются. входа к первому выходу блока местного yn " мк блока, первым и вторым выходами равления и к счетному входу первого .;и управляющими входами которого явсчетчика адреса, о т л и ч а ю щ е- . ляются соответственно выход второго е с я тем, что, с целью повышения коммутатора, гыход и другие входы его надежности, в него введены вто- первого коммутатора.

10б1174

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам и может быть использовано для автономной наладки и проверки полупроводниковых блоков памяти.

Известно устройство для контроля памяти, содержащее блок управления, счетчик адреса, два преобразователя кода, четыре схемы сравнения, счетчик начального и конечного адреса, счетчик циклов, дополнительный блок управления, датчик контрольных кодов и.регистр числа (1) ..

Недостатками этого устройства являются сложность и низкая надежность, 15

Наиболее близким к изобретению является устройство для контроля памяти, содержащее формирователь синхросигналов, первый выход которого соединен со счетным входом счетчика адреса, первый выход которого соединен с входом счетчика циклов, выходы которого соединены с первыми входами блока формирователя тестов, вторые входы которого соедине- . ны с вторыми выходами счетчика адреса, а выходы — с первыми входами блока контроля информационного слова и блока связи с памятью,.выходы которого соединены с вторыми входами блока контроля информационного слова, третьи входы которого соединены с вторыми входами блока связи с памятью и вторыми, выходами формирователя синхросигналов, первые, входы которого соединены с выходами пульта управления, а второй вход — с выходами блока контроля информационного слова j2) .

Недостатками этого устройства являются отсутствие в нем возможности 4О. одновременного задания нескольких независимых групп адресов проверяемого массива памяти, а также запрета обращения к любой последовательности блокируемых групп адресов,. что снижа-45 ет нацежность устройства, а также необходимость в применении комплекта сменных блоков для проверки различ ных типов блоков памяти, отличающихся друг от друга емкостью применя- 5О емых в них микросхем, что усложняет устройство

Цель изобретения — повышение надежности, а также упрощение устройства при обеспечении контроля бло-. ков памяти различных типов.

Поставленная цель достигается тем, что в устройство для контроля памяти, содержащее первый счетчик адреса, счетчик циклов, формирователь синхросигналов, формирователь тестовых сигналов, одни из входов которого соединенй соответственно с выходами счетчика циклов и с од-. ними из выходов первого счетчика адреса, а выходы .- с контрольными 65 входами формирователя сигналов ошибки и блока согласования уровней напряжений, выходы и информационные входы которого подключены соответственно к информационным входам формирователя сигналов ошибки и к первому выходу формирователя синхросигналов и управляющим входом формирователя сигналов ошибки, выход которого соединен с первым входом формирователя синхросигналов, второй вход и второй выход которого подключены соответственно к первому выходу блока местного управления и к счетному входу первого счетчика адреса, введены второй счетчик адреса, блок задания массива адресов, коммутаторы, формирователь .сигналов переноса и делитель частоты, причем первый выход и одни из входов блока задания массива адресов соединены соответственно с первыми входами коммутаторов, с третьим выходом формирователя синхросигналов и с одними из входов формирователя сигналов переноса и вторыми входами коммутаторов, выходы и третьи входы которых подключены соответственно к счетному входу второго счетчика адреса и к выходу делителя частоты, входы которого соединены соответственно с выходами счетчика циклов и с выходами формирователя сигналов переноса, входы которого подключены соответственно к одним .иэ.выходов второго счетчика адреса и к другому выходу первого счетчика адреса и второму Входу блока задания массива адресов, второй выход которого соединен с третьим входом формирователя синхросигналов, а другие входы являются управляющими„ другие выходы второго счетчика адреса подключены к другим входам формирователя тестовых сигналов, другие входы формирователя сигналов переноса и четвертый вход коммутаторов являются управляющими.

Кроме того, блок задания массива адресов содержит коммутаторы, причем выход первого коммутатора подключен к управляющему входу второго коммутатора, информационные входы ,которого и одни иэ входов первого коммутатора являются входами блока, первым и вторым выходами и управляющими входами которого являются соответственно выход второго коммутатора, выход и другие входы первого коммутатора.

На фиг. 1 представлена функциональная схема предложенного устройства, на фиг. 2 — функциональная схе. ма блока задания массива адресов, на фиг. 3 — функциональная схема формирователя сигналов переноса.

Устройство содержит (фиг. 1) формирователь 1 синхросигналов, первый

2 и второй 2 счетчики адреса, счет1061174!

О и второй коммутатор 16 с информационными входами 17 и 18 и выходом 19, содержит (фиг. 3) элементы И 20, 21 !5 и 22 и коммутатор 23. На Фиг. 3 обоэ20

35

60

65 чик 3 циклов, формирователь 4 тестовых сигналов, формирователь 5 сигналов ошибки, блок 6 согласования уровней напряжений, блок 7 местного управления, выполненный -в виде пульта управления, коммутаторы 8, формирователь 9 сигналов переноса, блок 10 задания массива адресов и делитель

11 частоты.

Блок 10 задания массива адресов содержит (фиг. 2) первый коммутатор

12 с входами 13 и 14 и выходом 15

Формирователь 9 сигналов переноса начены входы 24, 25 и 26 и выход 27 формирователя.

Длина первого счетчика 2(адреса соответствует минимальной емкости микросхем, на которых может быть построена проверяемая память, а второй счетчик 2 адреса выполнен таким образом, что путем перестройки межразрядных связей позволяет поразрядно наращивать длину первого счетчика 2 адреса.

Устройство работает следующим образом.

В начальный момент времени счетчики 2, 2 и 3 (фиг. 1) находятся. в исходном состоянии. Каждое состо-, яние счетчиков 2 и 2g соответствует определенной ячейке контролируемой памяти, а состояние счетчика 3 — выбору определенного контролирующего теста.

По сигналу "Пуск" с блока 7 Формирователь 1 вырабатывает управляющие сигналы, необходимые для функционирования проверяемого устройства памяти ..

Управляищие сигналы, код операции; информационное слово и адрес через блок 6 поступают в проверяемое устройство, которое выполняет соответствующую операцию (запись или чтенче информации) с выбранной ячейкой памяти.

В режиме чтение информационное слово с выходов контролируемой памяти через блок 6 поступает на информационные входы формирователя 5, на, контрольные входы которого с выхода . формирователя 4 поступает контроль,ное информационное слово. Формирователь 5 управляет работой формирователя 1 и в случае наличия ошибок запрещает изменение адреса контроли руемой ячейки памяти и выводит результаты контроля на индикацию.

В этом случае устройство осуществляет многократное чтение информации иэ ячейки, содержащей ошибку, что дает возможность оператору приступить к ее поиску и устранении.

При отсутствии ошибок формирователь 1 вырабатывает сигнал, который поступает на счетный вход счетчика

2, изменяет его состояние на единицу и тем самым подготавливает устрой ство для обращения к следующей ячей- . ке памяти.

В дальнейшем работа устройства повторяется, происходит серия последовательных обращений K проверяемым ячейкам контролируемой памяти до тех пор, пока не будет проверена вся память. После этого изменяется состояние счетчика 3 и устройство переходит к выполнению последующего теста.

В процессе работы устройства, в зависимости от кода, поступающего с выходов счетчика 22 на входы 13 коммутатора 12 (фиг. 2), потенциал одного из его выбранных информационных входов 14 коммутируется на второй выход 15 блока 10 и управляющий вход коммутатора 16, осуществляющего коммутации входов 17 и 18 на выход 19.

Последовательность нулевых и единичных потенциалов, заданных на входах 14 коммутатора 12, определяет конфигурации массива адресов, причем единичный потенциал соответствует группе адресов, подлежащей проверке, а нулевой потенциал - запрещенной группе адресов.

В зависимости от управляющей инФормации на входах 13 блок 10 анализирует, разрешена или запрещена проверка текущей группы адресов. Если проверка текущей группы адресов разрешена, блок 10 разрешает работу Фор. мирователя 1 и выдачу счетного импульса на вход счетчика 2 . При этом происходит периодический пересчет адресов и проверка соответствующих им ячеек контролируемой памяти.

Если проверка текущей группы ад,ресов запрещена, блок 10 запрещает формирование счетного импульса, и разрешает вырабатывать импульс, поступающий с его третьего выхода на вход 18 блока 10. Этот импульс передаетсся на выход блока 10, поступает на вход коммутаторов 8, затем на счетный вход счетчика 2 и изменяет состояние этого счетчика на единицу.

Таким образом, любая группа ячеек памяти, емкость которой определяется длиной счетчика 2, или несколько произвольно расположенных групп ячеек памяти могут быть исключены из проверки, что позволяет обходить при проверке неисправные микросхемы памяти и локализовать неис правность с точностью до элемента.

Автоматическая адаптация устрой.ства к проверяемой памяти, отличающейся емкостью применяемых в ней микросхем, достигается за счет введения коммутаторов 8, формировате1061174 ля 9,и делителя 11 частоты, управляемого сигналами с выходов формирова теля 9».

Известно, что динамические тесты для полуцроводниковых ЗУ организуются s пределак полной емкости микросхем, памяти, используемых в проверяемых ЗУ, п0этому посредством коммутаторов 8, на первые входы которых поступают упраляющие сигналы от блока 7 осуществляется перестройка счетчиков 2i и 22 При этом в зависимости от емкости микросхем памяти, на которых построена проверяемая память, выбирается соответствующее количество разрядов счетчиков 2 и

2у (первая группа разрядов), Для которых организует естественнйй порядок счета, а последующие (стараие) разряды счетчика 22 выделяются в отдельную вторую группу, осуществля ющую счет импульсов, поступающих на третьи входы коммутаторов 8 с выхо» да делителя 11 частоты.

Формирователь 9 осуществляет формирование сигналов переноса для первой группы разрядов счетчиков 2 и

2 соответствующей емкости микросхем памяти, которые поступают на одни из входов делителя 11 частотй.

В. зависимости от теста, по которому контролируется проверяемая память, делитель 11 частоты осущест,вляет деление частоты следования сиг налов переноса на требуемое число.

Так,- Йапример, если в тесте "Марш" осуществляется двОйной перебор всех ячеек проверяемого элемента памяти, то частота следования импульса переноса делится на 2, а и тесте "Скачу щая 1(0)" частота сигналов переноса делится на 2", "где и количество . разрядов первой группы счетчиков 24 .и 2 .

Рассмотрим работу формирователя 9.

В процессе работы на вход 24 (фиг. 3) поступает сигнал переноса с выхода счетчика 2, а на вход 25— сигнал с выходов счетчика 22. Эти. сигналы управляют работой элементов

И20, 21и22..

Поскольку период следования сигналов типа "Меандр", поступающих на первые входы элементов И 20, 21 и 22

10 удваивается с каждым .последующим элементом И 20;, 21 и 22, то и частоты сигналов на выходах соседних из .элементов И 20, 21 и 22 отличаются в два раза. Сигналы с выходов эле-.

15 ментов И 20, 21 и 22 поступают на информационйые входы коммутатора 23 и, в зависимости от информации на

:e1о управляющих: входах, один Hs сигналов коммутируется на выход 27 форЩ,MHÐ<>aT <

Таким образом, по мере.наращива ния первой группй разрядов.счетчи-. ков 2 и 22 достигается возможность .осуществлять на выходе формирователя 9 поразрядный сдвиг сигналов пе-! . реноса, что позволяет перестраивать счетчики 2 и 2у применительно.к емкости мйкросхем, на которых постро.ена проверяемая память. .Благодаря такому построению дости гается возможность адаптации устрой ства,к емкости проверяемых блоков памяти без изменения .конструктивньйс связей путем смены комплекта блоков

35 в устройстве.

Ф

Технико-эконоМическое преимущеот- во предложенного устройства эаключа ется в его более высокой надежности по сравнению с прототипом, а также

40 в том, что оно позволяет проверять блоки памяти с различной емкостью

;применяемых s них микросхем.

1061174

1061174

Заказ 10048/53 . Тираж 594

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Я-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. ужгород, ул. Проектная, 4

Составитель Т. Зайцева

Редактор Л. Алексеенко Техред М.Тенер

КоРРектоР М. Демчик

Ю

Подписное