Устройство определения конца блока циклического кода

 

УСТРОЙСТВО ОПРЕДЕЛЕНИЯ КОНЦА БЛОКА ЦИК ЛИЧЕСКОГО КОДА, содержащее приемный регистр и последовательно соединенные первый регистр сдвига , с обратными связями, первый элемент ИЛИ и инвертор, отличающееся тем, что, с целью повышения точности определения конца блока циклического кода путем уменьшения вероятности ложного фазирования, введены второй регистр сдвига с обратными связями, дешифратор, блок памяти, тринадцать элементов И, второй элемент ИЛИ, линия задержки, два счетчика импульсов , два управляющих триггера, триггер фазирования и генератор тактовых импульсов , при этом выходы приемного регистра подключены к первым входам первого , третьего и четвертого элементов И, причем к вторым входам первого и четвертого элементов И, а также ко входу линии задержки и первым входам первого счетчика импульсов, втррого элемента ИЛИ, второго и одиннадцатого элементов И подключен выход генератора тактовых импульсов, а выход восьмого элемента И подключен к первому входу второго регистра сдвига с обратными связями непосредственно и через блок памяти к первому входу девятого элемента И, к второму входу которого, а также к вторым входам третьего и одиннадцатого элементов И и третьим входам первого и четвертого элементов И подключен прямой выход триггера фазирования , инверсный выход которого подключен к первым входам двенадцатого и тринадцатого элементов И и второму входу второго элемента И, причем выходы седьмого, четвертого, первого, второго и девятого элементов И подключены к второму, третьему , четвертому, пятому и шестому входам второго регистра сдвига с обратными связями , выход которого подключен к второму входу первого элемента И, выход инверто ра подключен к нулевому входу триггера фазирования и второму входу первого счетчика импульсов, выход которого подключен ко входу дешифратора, первый выход которого подключен к информационному входу первого управляющего триггера , к нулевому входу которого и информа ционному входу второго управляющего триг (Л гера подключен второй выход дещифратора, третий и четвертый выходы которого подключены соответственно к нулевому входу второго управляющего триггера и первому входу десятого элемента И, к второму входу которого подключен выход инвертора, выход десятого элемента И подключен к информационному входу триггера фазирования , при этом выход линии задержки О5 подключен к второму входу второго элемента . ИЛИ, выход которого подключен к третьим входам третьего и девятого элеЮ ментов И, а выходы первого и второго управляющих триггеров подключены соотсо ветственно к вторым входам двенадцатого и тринадцатого элементов И, причем вход приемного регистра объединен с первыми входами пятого и седьмого элементов И и является первым входом устройства, вторым входом которого являются объединенные первые входы шестого и восьмого элементов И, выход двенадцатого элемента И подключен к вторым входам щестого и седьмого элементов И, выход тринадцатого элемента И подключен к вторым входам пятого и восьмого элементов И, выходы

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

5(51) Н 04 L 7/04 (21) 3474845/18-09 (22) 16.07.82 (46) 15.12.83. Бюл. № 46 (72) Ю. И. Лосев, А. П. Орлов и А. Г. Бердников (53) 621.394.662 (088.8) (56) 1. Авторское свидетельство СССР № 439936, кл. Н 04 L 7/04, 1969.

2. Авторское свидетельство СССР № 407428, кл. Н 04 L 7/04, 1971 (прототип). (54) (57) УСТРОЙСТВО ОПРЕДЕЛЕНИЯ

КОНЦА БЛОКА ЦИКЛИЧЕСКОГО КОДА, содержащее приемный регистр и последовательно соединенные первый регистр сдвига, с обратными связями, первый элемент

ИЛИ и инвертор, отличающееся тем, что, с целью повышейия точйости определения конца блока циклического кода путем умень шения вероятности ложного фазирования, введены второй регистр сдвига с обратными связями, дешифратор, блок памяти, тринадцать элементов И, второй элемент

ИЛИ, линия задержки, два счетчика импульсов, два управляющих триггера, триггер фазирования и генератор тактовых импульсов, при этом выходы приемного регистра подключены к первым входам первого, третьего и четвертого элементов И, причем к вторым входам первого и четвертого элементов И, а также ко входу линии задержки и первым входам первого счетчика импульсов, второго элемента ИЛИ, второго и одиннадцатого элементов И подключен выход генератора тактовых импульсов, а выход восьмого элемента И подключен к первому входу второго регистра сдвига с обратными связями непосредственно и через блок памяти к первому входу девятого элемента И, к второму входу которого, а также к вторым входам третьего и одиннадцатого элементов И и третьим входам первого и четвертого элементов И подSU „,, 1061279 А ключен прямой выход триггера фазирования, инверсный выход которого подключен к первым входам двенадцатого и тринадцатого элементов И и второму входу второго элемента И, причем выходы седьмого, четвертого, первого, второго и девятого элементов И подключены к второму, третьему, четвертому, пятому и шестому входам второго регистра сдвига с обратными связями, выход которого подключен к второму входу первого элемента И, выход инверто ра подключен к нулевому входу триггера фазирования и второму входу первого счетчика импульсов, выход которого подключен ко входу дешифратора, первый выход которого подключен к информационному входу первого управляющего триггеФ ра, к нулевому входу которого и информационному входу второго управляющего триггера подключен второй выход дешнфратора, (/) третий и четвертый выходы которого подключены соответственно к нулевому входу С второго управляющего триггера и первому входу десятого элемента И, к второму вхо- ф ду которого подключен выход ийвертора, выход десятого элемента И подключен к информационйому входу триггера фазирования, при этом выход линии задержки подключен к второму входу второго элемента. ИЛИ, выход которого подключен к ы. третьим входам третьего и девятого элементов И, а выходы первого и второго управляющих триггеров подключены соответственно к вторым входам двенадцатого Ж и тринадцатого элементов И, причем вход приемного регистра объединен с первыми входами пятого и седьмого элементов И и является первым входом устройства, вторым входом которого являются объединен-,ф ные первые входы шестого и восьмого элементов И, выход двенадцатого элемента И подключен к вторым входам шестого и седьмого элементов И, выход тринадцатого элемента И подключен к вторым входам пятого и восьмого элементов И, выходы

1061279 шестого, ментов И

I 1)етьем регис гра

Изобретение относится к электросвязи и может быть использовано в многоканальных системах передачи данных.

Известно устройство циклового фазирования, содержащее последовательно соединенные дешифратор синхрогруппы, блок анализа, управляемый делитель, элемент И, блок определения сбоев и реверсивный счетчик с подключенным к нему через дешифратор нулевого заданного состояния триггером индикации (1).

Недостатком известного устройства является большое время фазирования.

Наиболее близким к предлагаемому является устройство определения конца блока циклического кода, содержащее приемный регистр и последовательно соединенные первый регистр сдвига с обратными связями, первый элемент ИЛИ и инвертор (2).

Однако известное устройство характеризуется низкой точностью определения конца блока циклического кода из-за большой вероятности ложного фазирования.

Цель изобретения — повышение точности определения конца блока циклического кода путем уменьшения вероятности ложного фазирования.

Поставленная цель достигается тем, что в устройство определения конца блока циклического кода, содержащее приемный регистр и последовательно соединенные первый регистр сдвига с обратными связями, первый элемент ИЛИ и инвертор, введены второй регистр сдвига с обратными связями, дешифратор, блок памяти, тринадцать элементов И, второй элемент ИЛИ, линия задержки, два счетчика импульсов, два управляющих триггера, триггер фазирования и генератор тактовых импульсов (ГТИ), при этом выходы приемного регистра подключены к первым входам первого, третьего и четвертого элементов И, причем к вторым входам первого и четвертого элементов И, а также ко входу линии задержки и первым входам первого счетчика импульсов, второго элемента ИЛИ, второго и одиннадцатого элементов И подключен выход генератора тактовых импульсов, а выход восьмого элемента И подключен к первому входу второго регистра сдвига с обратными связями непосредственно и через блок памяти к первому входу девятого элемента И, 1О

15 ключен к информационному входу первого управляющего триггера, к нулевому входу которого и информационному входу второго управляющего триггера подключен второй выход дешифратора, третий и четвертый выходы которого подключены соответствен25 но к нулевому входу второго управляющего .триггера и первому входу десятого элемента И, к второму входу которого подключен выход инвертора, выход десятого элемента И подключен к информационному входу триггера фазирования, при этом выход линии задержки подключен к второму входу второго элемента ИЛИ, выход которого цодключен к третьим входам третьео и девятого элементов И, а выходы первого и второго управляющих триггеров подключены соответственно к вторым входам двенадцатого и тринадцатого элементов И, причем вход приемного регистра объединен с первыми входами пятого и седьмого элементов И и является первым входом устройства, вторым входом которого являются

4О объединенные первые входы шестого и восьмого элементов И, выход двенадцатого элемента И подключен к вторым входам шестого и седьмого элементов И,выход тринадцатого элемента И подключен к вторым входам пятого и восьмого элементов И, выходы

45 шестого, пятого, третьего и второго элементов И подключены к первому, второму, третьему и четвертому входам первого регистра сдвига с обратными связями, а пятого, третьего и второго элеподключены к первому, второму, и четвер ртому входам первого сдвига с обратными связями, а выход одиннадцатого элемента И подключен ко входу второго счетчика импульсов, выход которого, а также выход инвертора являются выходами устройства. к второму входу которого, а также к вторым входам третьего и одиннадцатого элементов И и третьим входам первого и четвертого элементов И подключен прямой выход триггера фазирования, инверсный выход которого подключен к первым входам двенадцатого и тринадцатого элементов И и второму входу второго элемента И, причем выходы седьмого, четвертого, первого, второго и девятого элементов И подключены к второму, третьему, четвертому, пятому и шестому входам второго регистра сдвига с обратными связями, выход которого подключен к второму входу первого элемента И, выход инвертора подключен к нулевому входу триггера фазирования и второму входу первого счетчика импульсов, выход которого подключен ко входу дешифратора, первый выход которого под1061279 дов К и через восьмой элемент И 1,3 на вход второго регистра 3 сдвига с обрагными связями группы разрядов К„.. При постх илении в регистры 2 и 3 сдвига с обратными связями последнего разряда из группы К,д сигналом с третьего выхода дешифратора

22 происходит установка в нулевое состояние второго управляюшего триггера 20.

В процессе формирования вспомогательных кодовых комбинаций на первые входы двенадцатого и тринадцатого элементов

И 17 и 18 поступает сигнал высокого уровня с нулевого выхода триггера 21 фазирования, что соответствует отсутствию режима фазирования:

При синфазном приеме информации в результате декодирования вспомогательных кодовых комбинаций на выходах обоих регистров 2 и 3 сдвига с обратными связями получаются нулевые остатки, а на выходе инвертора 5 сигнал высокого уровня, означающий синфазную работу ° устройства.

В случае нарушения синфазной работы после декодирования вспомогательных кодовых комбинаций в регистрах 2 и 3 сдвига с обратными связями получаются ненулевые остатки. Сигналом высокого уровня с выхода первого элемента ИЛИ 27, объединяющего выходы обоих регистров 2 и 3 сдвига с обратными связями по импульсу с четвертого выхода дешифратора

22, соответствующего принятию последнего разряда кодовой комбинации, через десятый элемент И 15 установлен в единичное состояние триггер 21 фазирования. По сигналу с его единичного выхода устройство переходит в режим фазирования.

В этом режиме устройство функциониру ет следующим образом.

3 выход одиннадцатого элемента И подключен ко входу второго счетчика импульсов, выход которого, а также выход инвертора являются выходами у стройства

На чертеже представлена структурная схема устройства.

Устройство определения конца блока циклического кода содержит приемный регистр 1, регистры 2 и 3 сдвига с обратными связями, блок 4 памяти, инвертор 5, to элементы И 6 — 18, управляющие триггеры

19 и 20, триггер 21 фазирования, дешифратор 22, генератор 23 тактовых импульсов, счетчики 24 и 25 импульсов, линию задержки 26, элементы ИЛИ 27 и 28.

Устройство работает следуюшим образом.

Из кодовых комбинаций, принимаемых по двум параллельным каналам связи формируются две вспомогательные кодовые комбинации путем замены части разрядов в кодовой комбинации, принимаемой по одному каналу, частью разрядов из кодовой комбинации, принимаемой по другому каналу.

Группы разрядов, на которые делится кодовая комбинация первого канала, обозна- 25 чают как m, и К; m, и К, — группы разрядов из комбинации второго канала.

Для формирования вспомогательных кодовых комбинаций в устройстве происходят следуюшие операции.

Первый счетчик 24 импульсов производит следующие операции.

Первый счетчик 24 импульсов производит подсчет вырабатываемых генератором

23 тактовых импульсов синхронизируюших сигналов. Дешифратор 22 выделяет четыре опредеЛенных состояния первого счетчи- -З ка 24 импульсов. При поступлении первого разряда комбинации по сигналу с первого выхода дешифратора 22 происходит установка в единичное состояние первого управляюшего триггера 19. По сигналу с вы- 4р хода первого управляющего триггера 19 через двенадцатый элемент И 17 разрешается поступление на вход второго регистра 3 сдвига с обратными связями через седьмой элемент И 12 группы разрядов m» и на вход первого регистра 2 сдвига с обрат- 45 ными связями через шестой элемент И 11 группы разрядов m>.

Сигнал на втором выходе дешифратора

22 появляется после принятия последнего разряда из группы разрядов m» или m .

По этому сигналу происходит установка в нулевое состояние первого управляющего триггера 19 и в единичное состояние второго управляющего триггера 20. По сигналу с выхода второго управляюшего триггера 20 через тринадцатый элемент И 18 разрешается поступление на вход первого регистра 2 сдвига с обратными связями через пятый элемент И 10 группы разряПо сигналу высокого уровня с прямого выхода триггера 21 фазирования разрешается прохождение сигналов через первый, третий, четвертый и девятый элементы И 6, 3, 4, 14. Отсутствием сигнала высокого уровня на его инверсном выходе запрешается формирование вспомогательных кодовых комбинаций и прохождение тактовых импульсов сдвига на оба регистра 2 и 3 сдвига с обратными связями через второй элемент И 7 (происходит запоминание остатков от декодирования вспомогательных комбинаций).

С выхода генератора 23 тактовых импульсов синхронизируюшие сигналы, соответствуюшие принимаемой последовательности разрядов, поступают на вход линии задержки 26, на выходе которой формируется импульсная последовательность, сдвинутая относительно вырабатываемой импульсной последовательности ГТИ 23 на половину периода. Таким образом, на выходе второго элемента ИЛИ 28, первый вход которого соединен с выходом ГТИ 23, I 061279 а второй — c выходом линии задержки 26, про«сход«т чередование тактовых импульсов (Т11) «сдвинутыми тактовыми импульсами (T(.) .

Есл - с«нфазный прием нарушен в rlepвом канале, то для поиска синфазного положен«я в приемном регистре 1 происходит последовательный прием поступающих по первому каналу разрядов. При принятии очер«д«ого разряда происходит сдвиг записанной в «ем комбинации в сторону старш«х разрядов, со стиранием старшего разряда пр«дыдущей комбинации. В соответствии с, полученной в приемном регистре 1 комбинацией изменяются и остатки от декодирования групп разрядов m, и К . С этой целью из остатка от декодирования вспомогательной кодовой комбинации второго регистра 3 сдвига с обратными связями происходит выделение только остатка от декодирования группы разрядов гп, для чего остаток от декодирования второго регистра 3 сдвига с обратными связями суммируется по модулю два с группой разрядов К,, записанными в блок 4 памяти.

В первом регистре 2 сдвига с обратными связями выделяется остаток от декодирования группы разрядов m, для этого остаток от декодирования первого регистра 2 сдвига с обратными связями суммируется по модулю два с группой разрядов К1, хранягцейся в приемном регистре 1. Поступление данных групп разрядов К и К на входы регистров 2 и 3 сдвига с обратными связями происходит через пятый и девятый элементы И 8 и 14 по импульсам

ТС. Г1о тактовым им пульсам ТИ происходит поступление Очередного разряда в приемный регистр 1 и суммирование в первом регистре 2 сдвига с обратными связями выделенного там-остатка от декодирования группы разрядов m> с измененной группой разрядов К1 (группа разрядов К на входы первого регистра 2 сдвига с об ратными связями заводится через пятый элемент И 8).

Во втором регистре 3 - обратными связями выделенный там остаток от декодирования группы разрядов m, суммируется с комбинацией вида (S f, + $ f

1 — старший разряд предыдущей комбинации; — новый разряд, поступающий на ,, вход устройства; — вектор столбец проверочной матрицы.

Значение нового младшего разряда группы разрядов m и старшего разряда группы гп.(предыдущей комбинации поступают из приемного регистра 1 по импульсам ТИ через четвертый и первый элемент И 9 и 6.

После коррекции остатка от декодирования

10 группы разрядов m< на входы второго регистра 3 сдвига с обратными связями поступает через девятый элемент И 14 для суммирования по модулю два с полученным там остатком группа разрядов К . Поступление данной группы разрядов на входы второго регистра 3 сдвига с обратными связями происходит также по данному импульсу ТИ. В результате чего во втором регистре 3 сдвига с обратными связями образуется остаток от декодирования новой вспомогательной комбинации.

Данные операции повторяются до получения в обоих регистрах 2 и 3 сдвига с обратными связями нулевых остатков.

В данном случае сигналом высокого уровня с выхода инвертора 5 установлен в нулевое состояние триггер 21 фазирования, что означает окончание режима фазирования. Кроме того, сигналом с выхода ийвертора 5 для синфазной выработки управляющих импульсов производится сброс в нулевое состояние первого счетчика 24 импульсов.

По количеству тактовых импульсов, подсчитанных во втором счетчике 25 импульсов, происходит определение временной разности прихода кодовых комбинаций по обоим каналам. Для or:ðåäåëåíèÿ данной величины единичный выход триггера 21 фазирования соединен с первым входом одиннадцатого элемента И 16, второй вход которого подключен к выходу генератора

4(1 23 тактовых импульсов, т. е. при назначении режима фазирования во втором счетчике 25 импульсов, вход которого соединен с выходом одиннадцатого элемента И 16, происходит подсчет количества тактовых импульсов, определяющих длительность ре4 жима фазирования.

Таким образом, устройство обеспечивает уменьшение вероятности ложного фазирования.

1061279

Составитель Г. Лерантович

Редактор H. Кнштулннец Техред И. Верес Корректор О Билак

Заказ 10060/58 Тираж 677 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4